Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социапистическик

Республик н1>842794 (б1) Дополнительное к авт. сеид-ву— (22) Заявлено 2501,79 (21) 2716733/18-24 (511М. Кл з с присоединением заявки ¹

G F /38

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 3006,81. Бюллетень Мо 24

Дата опубликования описания 3006.81 (5З) УДК " 8 1 . 3 2 5 (088. 8) (72) Авторы изобретения

Б.M. Власов, Ю.Ф.Мотиенко и А.А. Паскевич (71) Заявитель (54) АРИФМЕТИ iE K0=. CTPu:.C ЬО

Изобретение относйтся к цифровой вычислительной технике и предназначается для использования в составе цифровых вычислительных машин (ЦВМ).

Известны арифметические устройства (АУ) параллельного действия, со— держащие основной и вспомогательный триггерные регистры сумматора, схемы формирования переносов, основной и вспомогательный триггерные регистры множителя (частного) и логические элементы И, ИЛИ, обеспечивающие прием и пересылку кодов между регистрами (1) .

Недостатками их являются сложность и низкое быстродействие.

Наиболее близким к предлагаемому устройству является арифметическое устройство, содержащее регистр множи- 2О теля, накапливающий регистр, сумматор и регистр множимого со схемой парафазного приема кода, содержащей логические элементы И, ИЛИ, НЕ „21.

Известные арифметические устройства обеспечивают выполнение операции умножения только двух сомножителей одновременно. Это приводит к тому, что на каждое умножение требуется затратить время для приема одно- ЗО

1"о из сомножителей и выполнения н . посредственt»o операции умножения, т.е. в извес-.íîì Ау не обеспечива:-. ся одновременное» выполнение операци!. умножения нескольких множимых на

Один множитель.

Цель изобре-.ения — упрощение устройства и повышение быстродействия.

Поставленная цель достигается тем, что в арифметическое устройство, содержащее основной и вспомогательный регистры сумматора, основной и вс,омогательный регистры множителя, зле— менты И, ИЛИ, управляющие шины устройства, причем входы каждого разряда основного регистра множителя соединены с выходами соответствующих элементов И первой и второй групп, первые входы ко-.орых подключены cooт— ветственно к инверсному и прямому выходам соответствующегQ разряда вспомогательного регистра мнок.ителн, а вторые вхоы — к шине управления записью кода в основной регистр мно— жителя, входы каждого разряда вспомогательного регистра подключены к выходам соответствующих элементов

ИЛИ первой и второй групп, входы коToDHx подключены к выходам соответст—

842794 вующих элементов И третьей, четвертой, пятой и шестой групп, первые входы элементов И третьей и шестой групп и первые входы элементов И четвертой и пятой групп подключены соответственно к шине управления записью з кода в вспомогательный регистр мно— жителя и к шине управления сдвигом кода в регистре мне>кителя, вторые входы соответствующих элементов И четвертой и пятой групп в каждсм раз- 10 ряде соединены соответственно с инверсным и прямым входом последующего разряда основного регистра множите— ля, вторые входы соответствующих элементов И третьей и шестой групп соединены соответственно с инверсным и прямым выходами соответствующего разряда основного регистра сумматора, выходы которого соединены с выходами соответствующих элементов ИЛИ третьей и четвертой групп, входы которых сое- 20 динены с выходами соответствующих элементов И седьмой, восьмой, девятой и десятой групп, первые входы элементов И седьмой и десятой групп в каждом разряде подключены к шине управления сдвигом кода в регистрах сумматора, вторые входы — соответственно к инверсному и прямому выходам последующего разряда вспомогательного регистра сумматора, первые входы элемен-Зо то- И восьмой и девятой групп соединены с прямым и инверсным выходами соо гветствующего разряда вспомогательного регистра сумматора, вторые входы объединены и соединены с выходом соответствующего элемента ИЛИ пя- " той группы, входы которого соединены с выходами соответствующих элементов

И одиннадцатой, двенадцатой и тринадцатой групп, первые входы которых подключены соответственно к первой, 40 ьторой и третьей шинам управления сложением по модулю 2, вторые;sxo элементов И одиннадцатой и двенадцатой групп подключены к шинам приема соответс-..вующего инверсного и прямо- 4 го кода, входы каждого разряда вспомогательного регистра сумматора соединены с выходами соответствующих элементов И четырнадцатой и пятнадцатой групп, первые входы которых подключе- 5О ны к третьей шине управления записью кода в вспомогательный регистр сумматора, вторые входы соединены соответственно с инверсным и прямым выходами соответствующего разряда основного регистра сумматора, в него введе— ны шестнадцатая и семнадцатая группы элементов И и шестая группа элементов ИЛИ, причем в каждом разряде первый вход элемента И шестнадцатой группы подключен к прямому выходу соответ 6G ствующего разряда вспомогательного регистра множителя, второй вход — к инверсному выходу соответствующего разряда основного регистра сумматора, первый вход элемента И семнадцатой 55 группы в каждом разряде, кроме младшего разряда., соединен с выходом элемента ИЛИ шестой группы предыдущего разряда и вторым входом соответствующего элемента И тринадцатой группы, первый вход элемента И семнадцатой группы младшего разряда подключен к шине сквозного переноса, второй вход элемента И семнадцатой группы соединен с прямым выходом соответствующего разряда вспомогательного ре— гистра сумматора, выходы элементов

И шестнадцатой и семнадцатой групп в каждом разряде соединены со входами соответствующего элемента ИЛИ шестой группы.

На чертеже, приведена функциональ— ная схема двух двоичных разрядов арифметическогo устройcTва параллельного действия.

Схема содержит триггеры (Tp) L основного регистра множителя (частно— го), типа RS; триггеры 2 вспомогательного регистра множителя (частного), типа RS,триггеры 3 основного регистра сумматора, типа RS, тригге— ры 4 вспомогательного регистра сум— матора, типа RS, логические элемен— гы И 5-21; логические Элементы ИЛИ

22-27; шину 28 управления (Шу) пересылкой кода из вспомогательного в основной регистр множи-.еля, шину 29 управления пересылкой кода из основ— ного регистра сумматора во вспомогательный регистр множителя, шину 30 управления сдвигом кода вправо в ре— гистре множителя, шину 31 сквозного переноса, шину 32 управления сдвигом кода вправо в регистре суммато— ра, шина 33 управления пересылкой кода из основного во вспомогательный регистр сумматора,. шину 34 управления выполнением элементарной опера— ции (ЭО) сложения по модулю 2 с инзерсным кодом второго слагаемого, шину 35 управления, выполнением ЭО сложения по модулю 2 с прямым кодом второго слагаемого, шину 36 управления выполнением ЭО второго слагаемого по модулю 2, шину 37 приема (ШП) инверсного кода второго слагаемого, шину 38 приема прямого кода второго слагаемого.

Рассмотрим работу предлагаемого

АУ на примере выполнение операции сложения двух положительных чисел, предсTàâëåêíûх в двоичном коде, при этом код первого слагаемого хранится в основном триггерном регистре сумматора (триггеры 3), а код второго слагаемого поступает в устройство по шине 38 приема кода.

По первому временному такту (с„ ) выполняется ЭО пересылки кода первого слагаемого из Тг 3 во вспомогательные регистры множителя и сумматора (Тг2,Tr4). Для выполнения этой

ЭО на ШУ 29 и Шу 33 одновременно подаются исполнительные импульсы, в

842794 результате чего в Тг2 и Тг4 будут занесены коды одинаковых чисел.

По второму временному такту (t ) выполняется ЭО первого сложения по модулю 2 кода первого слагаемого, хранящегося в Тг2 ТгЗ и Tr4, и кода ного переноса из младшего разряда, то сигнал по цепи И 21 ИЛИ 27 поступает на счетный вход ТгЗ и изменяет его состояние на инверсное, что эквивалентно пересылке кода из Тг1 в Тг3.

Операция умножения кодов в предлагаемом устройстве выполняется путем последовательных сложений кода, хранящегося в регистре сумматора, и кода, поступающего по ШП 38, и сдвигов кодов, хранящихся в регистрах сумматора и множителя„ вправс на один разряд.

5 (O второго слагаемого, поступающего в

АУ по шине 38. Для выполнения этой

ЭО на Шу 35 подается исполнктельный импульс. В тех двоичных разрядах АУ, в которых на шине 38 имеется высокий (низкий) потенциал, соответствующий коду единицы, исполнительный импульс по цепи И 20, ИЛИ 27 поступает на счетный вход ТгЗ и йзменяет его состояние, т.е. выполняет сложение кодов по моцулю 2. После переключения

Выполнение сдвигов кодов в регистрах сумматора и множителя осуществляется за два временных такта. По первому такту код основного регистра множителя (Тг1) пересылается со сдвиroM на один разряд второго во вспомогательный регистр мкожителя (Тг2).

20 Для выполкекия этой ЭО на ШУ 30 подается исполнительный импульс. По второму такту код числа, хранящийся в триггерах вспомогательного регистра множителя (Тг2), пересылается 5 в основной триггерный регистр множителя (Тг1). Для выполкения э гоп

ЭО на ШУ 28 подается исполнительный импульс.

Сдвиг кода в регистре сумматора осуществляется аналогичным обра--ом.

Отличие состоит только в том, чтЬ пересыгка кода во вспомогательный регистр выполняется без сдвига, а пересылка кода иэ вс,1омогательно- .-1 регистра в ос .овно-; выполняется сдвигом кода "à один разряд впра:-о.

Для выполнения названных ЭО испо. нителькые импульсы последовательно передаются на ШУ 33 и 32.

При условии, что код множителя хранится в основном регистре множителя (Тг1), код множимого поступает в йу по ШП 38, а регистры сумматора установлены В нулевое состояк . е н» первом этапе выполнения операци ум45 ножения код регистра множителя сдвигается вправо до тех пор, пока в последнем (младшем) разряде регистра не появится код единицы. После этого сдвиги кода в регистре множителя

50 прекращаются и выполняется операция сложения кода сумматора с кодом, поступающим по ШП 38. Операция сложения кодов в ходе выполнения операции умкожения идентична рассмотренной отдельной операции сложения.Посt ле выполнения операции сложе.ния производится одновременный сдвиг кодов сумматора и регистра множителя впра— во на один разряд. Если после выполнения ЭО сдвига кодов на один раэ60 ряд вправо в последнем разряде регис— тра множителя снова хранится код ед .— ницы, то операции сложения и сдвига повторяются. Если же в последнем ра.—

ТгЗ начинает формироваться и распространяться в сторону старших разрядов потенциал сквозного переноса.

По третьему временному такту осуществляется пересылка результата сложения кодов по модулю 2, хранящегося в ТгЗ, в Tr4. Эта элементарная операция необходима для обеспечения формирования сквозного переноса и для подготовки выполнения ЭО второго сложения по модулю 2.

По четвертому временному такту (t ) после завершения распростране4 ния потенциала переноСа на ВУ 36 подается исполнительный импульс. В тех двоичных разрядах АУ, в которых по шине 31 из младшего разряда поступает потенциал переноса, исполнительный импульс по цепи И 21, ИЛИ 27 поступает на счетный вход ТгЗ и выполня ет ЭО второго сложения кода по модулю 2. Четвертый такт завершает выполнение операции сложения двух кодов.

Операция вычитания кодов осуществляется аналогично рассмотренному выше выполнению операции сложения. Отличие состоит в том, что по второму временному такту на счетный вход ТгЗ подается код с ШП 37 (а не ШП 38).

Операция пересылки кода иэ основного регистра множителя в основной регистр сумматора осуществляется за два временных такта.

По первому временному такту выполняются ЭО пересылки кода из основного регистра множителя во вспомогательный регистр (Тг1, Тг2) и установ.— ка в нулевое состояние основного и вспомогательного регистров сумматора (ТгÇ, Тг4). В результате выполнения этих ЭО в тех разрядах АУ, в которых Тг2 установлены в единичное состояние, вырабатывается потенциал сквозного переноса, поступающий И 21 старшего разряда.

По второму временному такту осуществляется непосредственная передача кода регистра множителя в основной регистр сумматора, осуществляемая за счет поступления исполнительного сигнала на ШУ 36. Если на первый .ряде регистра хранится код нуля, то

4 ход И 21 поступил потенциал сквоз- 65 выполняется повторный сдвиг кодов

842794 регистров сумматора и множителя,цо тех пор, пока не будет сделано число сдвигов, равное числу двоичных разрядов регистра множителя.

Предлагаемое устройство обеспечивает выполнение групповой операции умножения кодов, которая заключается в умножении ряда кодов множимого на один множитель без прекращения процесса умножения на последовательный вход новых сомножителей.

Если в известных устройствах операция умножения реализует соотношение

Z = XY, то в предлагаемом устройстве можно выполнять операцию

Z = X(Y,Y,...Y ). При этом не требуется прерывать процесс умножения для ввода и хранения в одном из регистров АУ очередного множимого

Y„ . Указанные коды множиМых могут храниться в любых регистрах ЭВМ, имеющих связь с АУ через элементы ИЛИ 27.

Операция группового умножения обеспечивает сокращение времени выполнения операций умножения ряда сомножителей на один множитель приблизительно в 1,5 раза.

Формула изобретения

Арифметическое устройство, содержащее основной и вспомогательный регистры сумматора, основной и вспомогательный регистры множителя, элементы И, ИЛИ, управляющие шины устройства„ причем входы каждого разряда основного регистра множителя соединены с выходами cooêâåòñòâóþùèõ элементов И первой и второй групп, первые входы которых подключены соответственно к инверсному и прямому выходам соответствующего разряда вспомогательного регистра множителя, а вторые входы — к шине управления

=-аписью кода в основной регистр множителя, входы каждого разряда вспомогательного регистра подключены к выходам соответствующих элементов

ИЛИ первой и второй групп, входы которых подключены к выходам соответстьующих элементов И третьей, четвертой, пятой и шестой групп, первые входы элементов И третьей и шестой групп и первые входы элементов

H четвертой и пятой групп подключены соответственно к шине управления

=-аписью кода в вспомогательный регистр множителя и к шине управления сдвигом кода в регистре множителя, вторые входы соответствующих элеглентов И четвертой и пятой групп в каждом разряде соединены соответственно с инверсным и прямым выходом последующего разряда основного регистра множителя, вторые входы соответствующих элементов И третьей и шестой групп соединены соответственно с и нверсным и прямым выходами соответствующего разряда основного регистра сумматора, выходы которого соединены с выходами соответствующих эле° ментов ИЛИ третьей и четвертой групп, 5

tG

65 входы которых соединены с выходами соответствующих элементов И седьмой, восьмой, девятой и десятой групп, первые входы элементов И седьмой и десятой групп в каждом разряде подключены к шине управления сдвигом кода в регистре сумматора, вторые входы — соответственно к инверсному и прямому выходам последующего разряда вспомогательного регистра сумматора, первые входы элементов И восьмой и девятой групп соединены с прямым и инверсным выходами соответствующего разряда вспомогательного регистра сумматора, вторые входы объединены и соединены с выходом соответствующего элемента ИЛИ пятой группы, входы которого соединены с выходами соответствующих элементов И одиннадцатой, двенадцатой и тринадцатой групп, первые входы которых подключены соответственно к первой, второй и третьей шинам управления по модулю 2, вторые входы элементов И одиннадцатой и двенадцатой групп подключены к шинам приема соответст— венно инверсного и прямого кода, входы каждого разряда вспомогательного регистра сумматора соединены с выходами соответствующих элементов

И четырнадцатой и пятнадцатой групп, первые входы которых подключены к третьей шине .управления зацисью кода в вспомогательный регистр сумматора, вторые входы соединены соответственно с инверсным и прямым выходами со— ответствующего разряда основного регистра сумматора, о т л и ч а ю щ ее с я тем, что, с целью повышения быстрсдеиствия и уменьшения количества необходимого оборудования, в него введены шестнадцатая и семнадцатая группы элементов И и шестая группа элементов ИЛИ, причем в каждом разряде первый вход элемента И шес=надцатой группы подключен к прямому выходу соответствующего разряда вспомогательного регистра множителя, второй вход — к инверсному выходу соответствующего разряда основного регистра сумматора, первый вход элемента И семнадцатой группы в каждом разряде, кроме младшего разряда, соединен с выходом элемента ИЛИ шестой группы предыдущего разряда и вторым входом соответствующего элемента И тринадцатой группы, первый вход элемента И семнадцатой группы младшего разряда подключен к шине сквозного переноса, второй вход элемента И семнадцатой группы соединен с прямым выходом соответствующего разряда вспомогательного регистра сумматора, выходы элементов И шест10

842794

Составитель Н.Измайлова

Редактор И.Ковальчук Техред И, Асталош Корректор Н.Швыдкая

Заказ 5102/60 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 в надцатой и семнадцатой групп в каждом разряде соединены со входами соответствующего элемента ИЛИ шестой группы.

Источники информации, принятые во внимание при экспертизе

1. Папернов A À., Логические основы ЦВТ. N., "Coa. радио", 1972, с. 194-196.

2. Авторское свидетельство СССР

Р 318941, кл. G 06 F 7/50, 1972 (прототип).