Устройство для вычисления дробнойрациональной функции

Устройство для вычисления дробнойрациональной функции

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

<о842796 (61) Дополнительное к авт. саид-ву (22) Заявлено 2611,79 (21} 2842950/18-24 с присоединением заявки ¹â€” (23) Приоритет

Опубликовано 30.06,81 Бюллетень № 24

Дата опубликования описания 350681 (5 3

0 06 Р 7/49

Государственный комитет

СССР по делам изобретений н открытий (53) >4< 681. З (088.8) B È. Kàáèí, О.В.Жмурко, В.И.Корнейчук, A.Ñ.Покаржевский, В.С.Козак, А.П.Скочко, Б.П.Тарасенко, A.А.Щербина и IO.В.Козлов (72) Авторы изобретения

Киевский ордена Ленина политехнический институт., 50-JIeTHR Великой Октябрьской социалистнческой революции (71) Заявитель (54) УСТРОЙСТБО ДЛЯ ВЬ|ЧИСЛЕНИЯ ДРОБНОЙ

РАЦИОНАЛЬНОЙ ФУНКЦИИ

Изобретение относится к вычислительной технике и может быть применено в cnециализировàHíûõ цифровых вычислительных устроиствах и вычислительных средах.

Известно устройство для вы исле— ния дробных рациональных функций .11 .

Однако в этом устройстве требуется наличие всех разрядов перед на алом операции и поэтому в нем не совмещаются во времени с вычислением процессы поразрядного ввода операндов и разрядной выдачи результата и это устройство обладает низким быстродействием в случаях, когда числа на входе и выходе его могут быть представлены только последовательными кодами. Например, в случае ограничений на количество внешних выводов при изготовлении устройства в виде большой интегральной схемы или ограничений на пропускную способность канала связи, в случаях, когда операнды формируются вне устройства поразрядно, например в аНалого-цифровых преобразователях и т.п. По тем же причинам известные устройства обладают низким быстродействием при вычислении рекуррентных зависимостей, пример upoaeA Y X a вычисА+Х

3 +Y; ! лительной с.çeäå, поскольку процесс вычислений Y з i -м устройстве не может быть совмещен во времени с процессом вычисления т, Y (i+1)— м,(i+2)-м,... Устройствах.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутаторы, первый регистр остатка, сумматор остатка, сдвиговый регистр, два элемента И и элемент ИЛИ, причем выходы первых регистров делителя и частного подклю=-ены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактовыми входам. сдвигового регистра и регистров остатка, частного и делителя, управляющий вход устройства соединен с управляющими входами второго коммутатора и первого регистра делителя, выходы элементов И соединены со входами элемента ИЛИ, выход которого подключен к управляющему входу первого регистра частного,2 .

Г ) 842796

Однако известное устройство позволяет решать ограниченный класс задач, (вычислять ункции "+" только при

B+Y

A = В = О) и обладает невысоким быстродействием, так как длительность цикла составляет три такта суммирования кодов и три такта приема кода на регистр.

Цель изобретения — повышение быстродействия и расширение класса решаемых з адач .

Поставленная цель достигается тем, что в устройство, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутаторы, первый регистр остатка, сум-1 матор остатка, сдвиговой регистр, два элемента И и элемент ИЛИ, причем выхОды первых регистров делителя и частного подключены соответственно через пЕрвый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делителя, управляющий вход устройства соединен с управляющими входами второго коммутатора и первого регистра де— лителя, выходы элементов И соединены со входами элЕмента ИЛИ, выход которого подключен к управляющему входу пЕрвого регистра частного, дополнитфльно введены второй регистр частного, второй и третий регистры делителя, третий, четвертый и пятый коммутаторы, второй регистр остатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистра частного, второго и третьего регистров делителя подключены через третий, четвертый и пятый коммутаторы соответственно к 40 третьему, четвертому и пятому входам сумматора остатка, выход регистра сдвига соединен со входами первых и вторых регистров частного и делителя, выход элемента ИЛИ соединен с управляющим входом второго регистра частного, тактовый вход которого соединен с тактовым входом устройства и тактовым входом второго регистра делителя, управляющий вход которого соединен с управляющим входом третьего коммутатора и управляющим входом устройства, управляющие входы первого, четвертОго и пятого коммутаторов соединены с выходом регистра результата, являющимся выходом устройства, тактовый вход которого соединен с тактовым входом устройства, шестой и седьмой входы сумматора остатка соединены с выходом первого и второго регистров остатка, восьмой вход сумма- g() тора остатка соединен с входом устройства, выход поразрядных сумм сумматора остатка соединен с входом первого регистра остатка, первым входом второго вспомогательного сумматора и первым входом первого вспомогательного сумматора, второй, третий и четвертый входы которого соединены с выходами первого, второго и третьего регистров делителя, выход переноса сумматора остатка соединен со входом второго регистра остатка, пятым входом первого вспомогательного сумматора и вторым входом второго вспомогательного сумматора, третий, четвертый и пятый входы которого соединены с выходами первого, второго и третьего регистров делителя, пряьые и инверсные выходы вспомогательных сумматоров соединены с входами первого и второго элементов И, выходы которых подключены ко входам регистра результата.

Блок-схема устройства представлена на чертеже.

Устройство содержит регистры 1 и

2 частного, регистры 3 — 5 делителя, коммутаторы 6-10, сумматор 11 остатка, регистры 12 и 13 остатка, вспомогательные сумматоры 14 и 15, элементы И 16 и 17, элемент ИЛИ 18, регистр 19 результата, сдвиговый регистр 20, тактовый вход 21, управляющий вход 22, вход 23 и выход 24 устройства. Вход 23 и выходы 6-8 коммутаторов соединены со сдвигом на 5 разрядов вправо со входами многовходового сумматора остатка без распространения переносов, т.е. выход разряда с весом 2 подключен ко входу разряда с весом 2 Б . Со входами сумматора 11 соединены также выходы коммутаторов 8-10 и регистров 12 и 13 остатка со сдвигом на один разряд влево. Выходы группы старших разрядов сумматоров 11, включая разряды с весом 2 соединены со входами многовхсдовых вспомогательных сумматоров

14 и 15. Прямые выходы регистра делителя 4, инверсные выходы регистров

3 и 5 подключены со сдвигом на один разряд вправо ко входам сумматора 14, а прямые выходы регистров 3 и 5 и инверсные выходы регистра 4 также со сдвигом на один разряд вправо — ко входам сумматора 15, причем, входы переноса младших разрядов сумматоров

14 и 15, связанных с инверсными выходами регистров 3-5 соединены с входом логической единицы. Прямые выходы знаковых разрядов сумматоров 14 и

15 соединены со входами элемента 16, а инверсные — со входами элемента 17

Величины С и 5 выбираются так, чтобы выполнялось условие

S ) 3-log>(1-2 ) при уд+хУ с < < jВ+т/ (1

Устройство работает следующим образом.

В исходном состоянии в регистре

5 записан знаменатель В, в регистре

12 остатка записана константа 2 . А, в остальных регистрах нули, а в сдви842796 говом регистре единица находится на выходе старшего разряда.

В каждом i òîì цикле вычисления (»=1,2,... n+S) на вход 22 устройства поступает цифра операнда Y (/Y/ 1), имеющая вес 2, а на вход 23 цифра операнда Х. При этом в регистре 20 единица находится в i-том разряде. Цифра Х; поступает на вход многовходового сумматора 11 остатка.

Цифра У», поступая на управляющие входы коммутаторов 6 и 7, управляет выдачей прямого и дополнительного кода числа 2; », хранимого в регистрах 2 и 1, таким образом, что на сумматор 11 остатка выдается число

Y 2 Z . Это достигается путем выдачи йа сумматор прямого кода регистра 1, где хранятся плюс единицы результата Z, c» и дополнительного кода регистра 2, где хранятся минус единицы результата Z < », если при- 20 нимаемая цифра равна пл»юс единице или выдачи на сумматор дополнительного кода регистра 1 и прямого кода регистра 2, если принимаемая цифра равна минус единице. Если же цифра

У; равна нулю, то коды регистров не выдаются. Аналогичным образом цифра

Z; „, записанная в регистре 19, поступая на управляющие входы коммутаторов 8-10, управляет выдачей пря-, мого и дополнительного кода У;, хранимого в регистрах 3-5, а также кода знаменателя В, записанного в. регистре 5 так, что на сумматор 11 выдается число 2 „., (B+Y„ ). Причем У; < число, представленное только своими »-1 старшими разрядами

» — 1

Y ° = Y 2

k=0

40 и Z; „ — число, представленное только своими i-S-1 старшими разрядами

I 5 1

7 2

k==5

Z °

5-» где Y, Z, k-тая цифра чисел Y u Z соответственно, Y, Z » (1, 0,1).

Кроме того, с выходов регистров 12 и 13 остатка поступает сформированный в (i — 1)-ом цикле код 2Н„, . Таким образом, на протяжении i-того цикла на выходе сумматора 11 получают код

55

H, = Q. H», 2 (X< - » ;2„з,)-2 (Ь У„,), I Ü-1 представленный в виде поразрядных сумм и переносов. Код бО

Н„" поступает на входы регистров 12 и

13, а его старшие разряды, включая разряды с весом 2, поступают и на входы сумматоров 14 и 15, гле про»исходит соответственно вычитание и . 65 сложение с кодом старших разрядов

-(В+У;, ), включая разряды с вееом

2 . Коды с выходов знаковых разрядов сумматоров поступают на входы элементов 16 и 17, формирующих значение очередной цифры результата, имеющей вес 2. Эта цифра 2; равна плюс единице, если в знаковых разрядах сумматоров 14 и 15 нули, минус единице, если в знаковых разрядах единицы, и цифра Z;> равна нулю, если содержимое знаковых разрядов сумматоров 14 и 15 различно.

В конце i òîãî цикла сигнал по входу 21, по которому код Н;, сформированный на выходах сумматора 11, принимается на регистры остатка 12 и 13, в регистры частного и делителя, где хранятся соответственно первые i-S-1 и i — 1 цифры частного и делителя, дописываются цифры Z„ 5 и У; причем цифры, равные плюс единице, записываются в регистры 1 и 3, а цифры, равные минус единице — в регистры 2 и 4, а в сдвиговом регистре 20 единица сдвигается на разряд вправо;

Предлагаемое устройство, как и известное, позволяет обрабатывать один разряд операндов за один цикл вычисления, т.е. в каждом цикле вычисления устройства, принимая по одному разряду от каждого операнда, формируют на выходе значение соответствующего разряда результата. Однако если в известном устройстве длительность цикла составляет три такта суммирования кодов и три такта приема кода на регистр, то в предлагаемом устройстве она равна времени одного суммирования и одного приема кода на регистр. Причем, если в известном устройстве при суммировании переносы распространяются по всей длине обрабатываемых слов, то в предлагаемом переносы распространяются только во вспомогательных сумматорах 14 и 15, охватывающих лишь небольшую группу старших разрядов слов, а в сумматоре 11 остатка сложение осуществляется без распространения переносов. Следовательно, предлагаемое устройство более, чем в три раза превосходит по быстродействию известное. Кроме того, предлагаемое устройство позволяет вычислять арифметическое выражение более общего вида, т.е. позволяет решать более широкий класс задач.

Формула изобретения

Устройство для вычисления дробной рациональной функции, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутатор ры, первый регистр остатка, сумматор, остатка, сдвиговый регистр, два зле842796 нфбрмации, при экспертизе тельство СССР

7у 39, 1975. тельс.тво СССР

7) 39, 1979 мента И и элемент ИЛИ, причем выходы первых регистров делителя и частного подключены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делителя, управляющий вход устройства соединен с управляющими входами второго коммутатора и первого регистра делителя, выходы элементов И соединены со входами элемента

ИЛИ, выход которого подключен к управляющему входу первого регистра частного, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй регистр частного, второй и третий регистры делителя, третий, четвертый и гятый коммутаторы, второй регистр остатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистра частного, второго и третьего регистров делителя подкл очены через тре-.Ий, четвертый и пятый коммутаторы соответственно к третьему,. четвертому и пятому входам сумматора остатка, выход регистра сдвига соединен со входами первых и вторых регистров частного и делителя, выход элемента

ИЛИ соединен с управляющим входом второго регистра частного, тактовь|й вход которого соединен с тактовым входом устройства и тактовым входом второго регистр" делителя, управляющий вход которого соединен с управляющим входом третьего коммутатора и управляющим входом устройства, управляющие входы первого, четвертого и пятого коммутаторов соединены с выходом регистра результата, являющимся выходом устройства, тактовый вход которого соединен с тактовым входом устройства, шестой и седьмой входы сумматора остатка соединены с выходами первого и второго регистров остатка, восьмой вход сумматора остатка соединен с входом устройства, выход поразрядных сумм сумматора остатка соединен с входом первого регистра остатка, первым входом второго вспомогательного сумматора и первым входом первого вспомогательного сумматора, второй, третий и чет I5 вертый входы которого соединены с выходами первого, второго и третьего регистров делителя, выход переноса сумматора остатка соединен со входом второго регистра остатка, пятым вхощ дом первого вспомогательного сумматора и вторым вхоцом второго вспомогательного сумматора, третий, четвертый и пятый входы которого соединены с выходами первого, второго и третьего регистров делителя, прямые и ин— версные выходы вспомогательных сумматоров соединены с входами первого и второго элементов И, выходы которых подключены ко входам регистра резульЗО тата.

Источники и принятые во внимание

1, Авторское свиде

Р 485447, кл . G 06 F

З5 2. Авторское свиде

9 662938, кл. G 06 F (прототип).

БНИИПИ Заказ 5 027 6p

Тираж 745 Подписное

Филиал ППЧ Патент

r.ÓæãGðîä Ул.Проектная