Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Сок э Советскик

Социалистических

Республик (61) Дополнительное к ав|. свид-ay(22) 3аявлено О )„06.79 (2) ) 278642 7 /18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 3006.81, Бюллетень М 24

Дата опубликования описания 3006.81

G Об F 7/52

Государственны" комитет

СССР по делам изобретений и открытий (53) УДК 681. 325 (088. 8) (72) Автор изобретения

Л.д,. Влькинд

Ленинградское специальное конструкторское бюро тяжелых и уникальных станков (71) Заявитель (54 ) УСТРОЙСТВО НЛЯ У)ЯНО ЕНИЯ

Изооретение относится к вычисли::ЕЛЬНОЙ ТЕХНИКЕ И МОЖЕТ бьев "..СПОЛЬзовано в арифметических устройствах цифровых вычислительных машин.

Известно устройство для умно;;.ения чисел, основанное на запоминании цифр переноса и выполненное со сдвигом частичных воспроизведений вправо на один разряд, с анал:çoì множителя, начиная с младших разрядов, и сохранением младшей части произведения н регистре множителя.

Устройство содержит также триггер запоминания, сумматор — два дополнительных младших разряда. Ускорение умножения происходит за счет анализа двух цифр множителя ilj.

Недостаток заключается в том, что в случае, если обе цифры равны l, то ускорения умножения не будет, кроме того — устрйство характеризуется большим количеством оборудования.

Наиболее близким к предлагаемому является устройство, содержащее

РЕГИСТРЫ МНОЖЙтЕЛЯе МНОЖИМОГОе ДВа регистра частичных произведений, два сумматора, схему управления и коммутатор. Работа этого устройстве заключается в том, что одновременно осуществляется умножение множимого оттдельнс í;-.. старшую и младшую полон оаэ- .Он множителя Лобавлением множимого к содержимому первого регистра частичных прОизведений управляют последовательно старшие множители, добавлением множимого к содержимому второго регистра частичных произведений управляют последовательно младшие разряды. Процессы идут одновременно, поэтому в целом уменьшается время умножения. Для суммирования двух частичных прОизве- дений одно из них сдвигается m(2 раз, !

5 где тп — количество разрядов множимого и через коммутатор поступает на суммирование с другим частичным произведением (2).

Недостаток устройства — низкое

20 быстродействие, определяемое тем, что перед сложением двух частичных произведений требуется дополнительное время на п Ц сдвигов.

Время умножения этого устройства

25 составляет (- » — 11+ ет g g л (1 )

Е 2 сд 2 6. где о - время одного сдвига; время одного суммиро36 валия;

842799 с

= L

m — количество разрядов множителя;

Ъ (- ) — время сдвига регистров множителя; время сдвига частичных произведений, результатов параллельного множения; время суммирования двух частичных произведений. 10

Цель изобретения — повышения быстродействия.

Поставленная цель достигается тем, что устройство для умножения, содержащее первый и второй сдвигающие регистры частичных произведений, соединенные поразрядно с двумя сумМаторами, коммутатор, регистр множимого, блок хранения множителя, ! блок управления, первый выход которого соединен со входами управления 20 сдвигом первого и второго регистров частичных произведений и со входом управления сдвигом блока хранения множителя, нторой выход блока управления соединен со входами записи первого и второго регистров частичных произведений, третий выход блока управления соединен со стробирующим входом регистра множимаго и входами установки регистров частичных произведений, четвертый выход блока управления подключен к управляющему входу коммутатора, содержит блок распределения множителя, содержащий элементы И, блок хранения множителя содержит два сдвигающих регистра. соответственно четных и нечетных разрядов множителя, выходы четных элементов И блока распределения множителя подключены к соотнетствущим входам регистра нечетных разря- 40 дов множителя, первые входы элементов И блока распределения множителя соединены со входами множителя устройства, а вторые входы соединены с третьим выходом блока управления, выходы регистра множимого подключены первым входом элементов И первой и второй групп, выход каждого элемента И первой группы соединен с первым входом соответствующего раз- $Q ряда первого сумматора, ныходы элементов И второй группы соединены со входами коммутатора первой группы, вторые входы каждого элемента И первой группы подключены к выходу регистра четных разрядов, второй вход каждого элемента И второй группы подключен к выходу регистра нечетных разрядов, выходы старших разрядов первого сдвигающего регистра частичных произведений соединены 60 со вторыми входами разрядов первого сумматора со сдвигом на один разряд н сторону младших разрядов, выходы младших разрядов первого сдвигающего регистра частичных произведений 6$ соединены со входами этого же регистра со сдвигом на один разряд в сторону младших разрядов, выходы разрядов второго регистра частичных произведений соединены с первыми входами разрядов второго сумматора со сдвигом на один разряд в сторону младших разрядов, вторые входы разрядов второго сумматора соединены с выходами коммутатора, входы второй группы которого соединены с выходами разрядов первого регистра частичных произведений.

Сущность изобретения заключается н следующем.

Умножение осуществляетcÿ отдельно на четные и нечетные разряды множителя. В этом случае для получения полного произведения не требуется сдвигатьт/2 раз частичные произведения друг относительно,цруга. В прототипе необходимость сдвигов обусловлена тем, что умножение происходит отдельно на старшую и младшую половину разрядов множителя.

На фиг. 1 приведена структурная схема устройства для умножения; на фиг. 2 — схема умножения; на фиг.3конструкция блока управления. устройство для умножения содержит блок 1 распределения множителя, состоящий из элементов И 2, сдвигающий регистр 3 четных разрядов и сдвигающий регистр 4 нечетных разрядон, составляющие блок 5 хранения множителя, регистр б множимого, группу элементов И б — 8, блок 9 управления, коммутатор 10, сумматоры 11 и

12, сднигающие регистры 13 и 14 частичных произведений, выходы 15

18 блока 9 управления. Выходы всех нечетных элементов И 2, блока 1 распределения множителя подключены к информационным входам регистра 3 четных разрядов, выходы всех четных элементов И 2 блока 1 распределения множителя подключены к информационным входам регистра 4 нечетных разрядов.

Стробирующие входы элементов И 2 блока 1 и регистра 6 множимого и входы установки в 0 регистров 13 и

14 подключены к выходу 17 юлока 9 управления, Сигнал на выходе 17 производит запись множимого н регистр

6 множителя в регистры 3 и 4, причем в регистр 3 обеспечивается запись четных разрядов, в регистр 4 — нечетных, н регистрах 13 и 14 записываются во всех разрядах нули. Выходы регистра 6 множимого соединены поразрядно с первыми входами сумматора 11 через элементы И 7 и с первыми входами сумматора 12 через элементы И 8 и коммутатор 10, стробирующие входы элементов И 7 и 8 соединены с выходами младших разрядов регистров 3 и 4 соответственно, 842799

В процессе умножения на первые входы сумматоров 11 и 12 поступают значения разрядов множимого или логические нули в зависимости от значения в анализируемом четном и нечетном разряде множителя, которые через выходы с регистров 3 и 4 стробируют элементы И 7 и 8 соответственно.

Вторые входы разрядов сумматоров

12 и 11 соединены с выходами регистра 14 частичных произведений и половиной выходов регистра 13 частичных произведений соответственно, причем соединение разрядов выполнено со смещением, при котором выход

К-го разряда регистра 14 или 13 соединен со входом (К-1)-ro разряда сумматора 12 или ll,где К вЂ” номер разряда.

Вторая половина выходов регистра

13 частичных произведений соединена со второй половиной входов соседних разрядов этого регистра. Каждый i-ый выход второй половины разрядов регистра 13 частичных произведений соединен с (i-l) входом этого регистра, где i — номер разряда. Первая половина первой группы входов коммутатора 10 соединена с выходами элементов И 8, вторая половина первой группы входов коммутатора 10 подключена к шине логического 0 .

Такое подключение входов сумматоров 11 и 12 обеспечивает сдвиг результата суммирования в регистрах

13 и 14 на один разряд в сторону младших разрядов на каждом такте суммирования, что дополнительно повышает быстродействие без увеличения количества оборудования. Регистры 3,4, 13 и 14- сдвигающие.

Входы, управляющие их сдвигом соединены с выходом 15 блока 9 управления, на котором формируются импульсы управления сдвигом. Входы управления записью регистров 13 и

14 подключены к выходу 16 блока 9 управления, на котором формируются .импульсы записи.

Управляющий вход коммутатора 10 подключен к выходу 18 блока 9 управления. В зависимости от сигнала на выходе 18 (логический 0 или 1 ) коммутатор 10 соединяет свои выходы поразрядно с первой группой входов или со второй. Первая группа входов подключена к выходам элементов .И 8 и к шине логического 0, 5 вторая группа входов подключена к выходам сдвигающего регистра 13 частичных произведений.

Устройство работает следующим образом.

Перед умножением обеспечивается запись множимого в регистр 6 множителя в регистры 3 и 4 и нулей в регистры 13 и 14 блоком 9 управления, который формирует импульс на выходе 17.

Умножение происходит в два этапа: получение двух частичных произведений и сложение их между собой для получения полного произведения. В течение первого этапа блок 9 формирует на выходе 18 сигнал, присутствие которого на управляющем входе коммутатора 10 обеспечивает соединение части входов коммутатора 10 с выходами элементов И 8 и части входов с шиной логического 0 .

В результате множимое с выходов регистра 6 через элементы И 8 и коммутатор 10 поступает на входы половины разрядов сумматора 12, на входы второй половины разрядов которого поданы логические 0 .

Получение частичных произведений осуществляется параллельно в двух

20 регистрах 13 и 14 потактно путем сложения и сдвига.

В каждом такте блок 9 управления формирует поочередно на выходах 16 и 15 импульсы записи и сдвига. При поступлении на входы записи регистров 13 и 14 импульса записи обеспечивается запись в эти регистры результатов суммирования в сумматорах

11 и 12. Импульс сдвига формируется на выходе 15 блока 9 и обеспечивает сдвиг содержимого в регистрах

3,4 13 и 14. Таким образом, обеспечивается сдвиг каждого результата суммирования в регистра:: 13 и 14 относительно предыдущего результата на два разряда.

Блок 9 управления выдает ($-1) импульсов записи ипМД импульсов сдвига на управляющие входы регистров 3, 4,13,14.

40 Второй этап (получение полного произведения) реализуется следующим образом.

Блок 9 меняет значение сигналов на выходе 18 на противоположное при этом коммутатор 10 коммутирует поразрядно первое частичное произведение с выходов регистра 13 на входы сумматора 12 со сдвигом на один разряд. Блок 9 управления формирует на входе 16 импульс записи, которым обеспечивается запись в регистр 14 произведения. Таким образом, обеспечивается сложение двух частичных произведений и получение полного произведения.

Блок 9 управления содержит элементы 19 и 20 задержки, триггер 21,элементы И 22,23,генератор 24,элемент НЕ

25, счетчик 26, элемент ИЛИ 27.

При поступлении на устройство бО умножения сигнала Пуск он поступает на выход 17 и через элемент 19 задержки на установочный вход RS триггера 21.

Время задержки элемента 19 должно

65 быть больше времени записи в регист842799 ры 3, 4 и 6 и установки в 0 регистров 13 и 14.

Триггер 21 обеспечивает на выходе

18 блока 9 управления логический уровень, при котором коммутатор 10 соединяет выходы элементов И 8 со входами сумматора 12. Одновременно сигнал с выхода триггера 21 открыВает элементы И 22 и 23. На вторые входы элементов И 22 и 23 с генератора 24 поступают импульсы прямой и инверсной полярности соответственно, инверсия полярности обеспечиВается элементом НЕ 25. Импульсы с

Выхода элемента И 22 поступают на выход 15 блока 9 управления и вход счетчика 26. о

После прохождения. через счетчик

26 количества импульсов необходимо: го для получения частичных произ: ведений„ на выходе счетчика 26 Формируется импульс, устанавливающий триггер 21 в и".õîäíîå состояние.

При этом закрываются элементй И 22 и 23, и с выхода 15 блока управ.ления прекращается выдача импульсов сдвига„ cvI.HaJI Ha выходе 18 инвегтируется и коммутатор 10 подключае

:=:.IJ(OJIri Реги "òðà 13 «о входам сумматора 12.

Формирование импульсов записи

;!.-a -Выходе 16 блока 9:управления обес .;е -ц. ".аетс я с Вь хода элемента ИЛИ: !, ha этапе получения частичных произведений на первый вход элемента И11И

27 пОступают импульсы с ВыхОда элемента И 23., Ha этапе получения полного произведения на второй вход элемента ИЛИ 27 с выхода счетчика

26 через элемент ?1 задержки поступает импульс, время задержки котсрого Должно быть больше времени переключения коммутатора 10.

Повышение быстродействия обеспе.-ивается за счет уменьшения времени умножения на величину Г„,,с, =- " r,, и совмещения сложения со сдвигом На

Один разряд при голучении частичных гроизведе-.ий.

Врем.-. умножения устройства состав

J НЕТ (2)

0;aaIPHrre фор(., ул (1 ) и (2) по-,(азыв ает, что в <рор;-луле { 2) Отсутствует

=-лон 1,, Я1, т „; „время умножения

-. у„ г данногО устрОйства меньше Времени умножения известного устp:рйства на э / poJirrwuHy. (чаще всего Ъ ъ"

1-В э Гом Гп чае q как Р JIHAD з (pa HPJ ния (1 ) и (2 ) р время умножения уменьшается В 1,5 раза.

Предлагаемый принцип увеличения быстродействия позволяет реализовать устройство для умножения с большим увеличением быстродействия. Для этого блок хранения множителя должен быть выполнен не в ВИДе двух регистров (четных и нечетных разрядов), а в виде и — регистров.

При этом в первый регистр записываются. — первый, (II+1)-й,(2п+1)-й, разряды множимого, во второй pe".Hoòp - второй, (n+2)-й, (2п- 2)-й, разряды множимогo и т.д.до II-го регистра,в который записываются и-й

2п-й,... разряды множителя. Такое устройство содержит и регистров частичных произведений и п сумматоров. Выходы разрядов регистров частичных произведений соединяются не с соседними входами сумматоров, а

СО входами п-1 разрядов.

Формула изобретения

Устройство для умножения, содержащее первый и второй сдвигающие регистры частичных произведений, соединенные поразрядно с двумя сумматорами, коммута — îð, регистр множимогэ, блок хранения множителя, елок управления,, первый выход которого соединен со входами управления сдвигом гервого и второго регистров частичных произведений и со входом управления сдвигом блока хранения множителя, второй выход блока ynpaBJlåíèÿ соединен со входами записи перв-,ãî и второго регистро†частичных гроизведений, третий выход бло:са управления соединен со стробирующим входом регистра множимого и входом установки регистров частичных произведений, четвер "ый

Выход блока управления подключен к управляющему входу коммутатора, о т л и ч а ю щ е е с я тем, что, с пелью повышения быстООдействия, GHo содержит. бло-с распределения множителя, содержащий элементы

И, блок хранения;лножи:еля содержит два сдвигающих рег .стра соответствен

НО четных и н"=чeтн x разрядов мно- жителя, выходы четных элементов И блока. распределения множителя псд«JII0-ILHBI « cooTBp".ro :Вующим регистра нечет :.=;х разрядов множителя, первые В:.Оды элементов И блока распределения вожителя соединены входами множителя устройства„ а вторые входы с:едиэены с третьим

ВыхОДОм б ro«a yrlpa BJle HH B Выходы гистра множимого подключены первым

Входом элеме;-:тов И первой и второй групп, Вы,.=:Д каждо":.î элемента И перВОЙ груп †:;û соеедине-3 с перВым Входоьr соответствуюш.:.-о разряда первого сумматор-, в п..оды элементов И второй группы соединены со входами кожгутатора первой группы, вторые входы

*;:àæäoão элемента И перв(рй группы подключены к выходу рзгистра четных разрядов, второй вход каждого элемента И

НТороА 1 pI :rïû подключен к ВыхОду регистра нечетных;,разрядов выходы старших разрядов .". рвосдвигающего

842799

10!

О регистра частичных произведений соединены со вторыми входами разрядов первого сумматора со сдвигом на один разряд в сторону младших разрядов, выходы младших разрядов первого сдвигающего регистра частичных произведений соединены со входами этого же регистра со сдвигом на один разряд в сторону младших разрядов, выходы разрядов второго регистра частичных произведений соединены первыми входами разрядов второго сумматора со сдвигом на один разряд в сторону младших разрядов, вторые входы раэрядов второго сумматора соединены с выходами коммутатора, входы второй группы которого соединены с выходами разрядов первого регистра частичных произведений.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 357561) кл. G 06 F 7/39, 1970.

2. Карцев М.A. Арифметические устройства электронных цифровых машин, М„ Физматгиэ, 1958, с. !33, рис. 35 (прототип). !

842799

Хо... 4»ЗХ2»ч»о

Y<(»,„. Ê„Õ, Õ,Õ,»,) Yf (»Ô" Х " Ъ»»ХА Ч

y>(»„„.."у xĻĻ, множимое четные разряды множителя

Z<<...„,. 8ZeZZP>ZZ,Ю

Фиг. 2

Составитель Н. Слюсарев

Техред И. Асталош Корректор Н. Швыдкая

Редактор И. Ковальчук

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 5102/60

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

» Х Х Х Х„Х множимое е нечетные разряды

"к- q. Уе Y3V1 инолит еля (x„... »„xзxÈ,Þ

Yq(»n.„Хч Хз Хх »чу)

У»(»п... »ч " 4»ъ " »о),, оторое частичное овроов частичное

Z „Z Z Z Z Z Z Z Z Z произоедение ярвизоедвние » ее-+ зг ч о

Ze Zq@ZqZqZgZqZq Ze

Z„„..", ..". ."Z,ã,Z,Z,ã,ã, ZÄZÄZ<<

$л,.„..„$о $е $7$g$554$3$» S Sî npous$ дение