Микропрограммное устройство управ-ления c контролем

Микропрограммное устройство управ-ления c контролем

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИЯЛЬСТВУ .

<п>842813

Союз Советскик

Социалистических

Республик (6 f ) Дополнительное. к авт. сеид-ву (22) Заявлено 010879 (2t) 2806113/18-24 с присоединением заявки 89 (23) ПриоритетОпубликовано 300681. бюллетень Й924 р > „З

G 06 F 9/22 G 06 F 11/22

Государствеииый комитет

СССР по. делам изобретений и открытий (53):УДК 681. 3ZS (088. 8) Дата опубликования описания 300681 (72) Авторы изобретения

И.П.Барбаш, Г.Н.Тимонькин, С.Н.Ткаченк ; М-.П-.Ткаыав и В.С.Харченко т .т ))д р (-,, " тд),,-,-, КИ6; ц...,.„,, „. (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

С КОНТРОЛЕМ

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства управления ЭВМ.

Известно микропрограммное устрой;ство с самоконтролем, содержащее блок памяти микропрограмм, регистры адреса и данных, блок формирования микроопераций и блок контроля (1).

Недостатки этого устройства - большой объем блока памяти микропрограмм, а также низкая функциональная надежность °

Наиболее близким по технической сущности к изобретению является мик- 1S ропрограммное.устройство управления с самоконтролем, содержащее три элемента И, элемент НЕ, RS-триггер, счетчик, блок контроля, регистр ад-: реса, блок памяти, регистр данных, 20 блок формирования микроопераций и блок формирования адреса {2).

Однако низкая функциональная надежность устройства, большое время профилактического контроля, а также низкая экономичность блока памяти существенно снижают эффективность устройства.

Цель изобретения — повышение надежности устройства, сокращение вре- 30 мени его профилактического контроля, а также сокращение объема блока памяти, Поставленная цель достигается тем, что в микропрограммное устройство управления с контролем, содержащее три элемента И, первый элемент НЕ

RS-триггер, первый счетчик, первый блок Контроля, первый регистр адре.са, первый блок памяти, первый регистр данных, первый дешифратор микроопераций и первый блок формирования адреса, выход которого подключен к информационному входу первого регистра адреса, выход которого подключен к первому входу первого блока контроля и входу блока памяти, выход которого соединен с информационным входом первого регистра данных, выход микроопераций которого соединен со вторым входом первого блока контроля и первым входом первого дешифратора микроопераций, адресный выход первого регистра данных соединен с третьим входом первого блока контроля и первым входом первого блоха формирования адреса, четвертый вход первого блока контроля является первым входом устройства, а выход первого блока контро842813 ля соединен с входом первого элемента НЕ, выход первого элемента И соединен ео счетным входом первого счетчика, первый разрядный выход которого соединен со вторым входом блока формирования адреса, введены одиннадцать элементов И, восемь элементов ИЛИ, счетный триггер, блок элементов И, второй счетчик, второй блок формирования адреса, второй регистр адреса, второй блок памяти, второй регистр данных, второй блок контроля, второй дешифратор мвкроопераций и второй элемент НЕ, две схемы .сравнения.и .два регистра адреса возврата, причем выход первого. регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом первого блока формирования адреса, информационный вход первого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого соединен с адресным выходом первого регистра данных, второй вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход 25 которого соединен с первым выходом первого дешифратора микроопераций, второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй выход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом первого счетчика, второй у разрядный выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом первого регистра адреса, выход пятого элемента И соединен с четвертым входом первого блока формирования адреса, выход третьего элемента

ИЛИ соединен с первым входом первого элемента И, пятым вхОдом первого блока Формирования адреса и вторым входом первого дешифратора микроопе- 45 .раций, выход второго блока формирования адреса соединен с информационным входом второго регистра адреса, выход которого соединен с первым входом второго блока контроля и ® входом второго блока памяти, выход которого соединен с информационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второго блока контро-. ля и первым входом второго дешифратора микроопераций, адресный выход второго регистра данных соединен с тре™ тьии входом второго блока контроля и первым входом второго блока форми рования адреса, четвертый вход вто- ® рого блока контроля является вторым входом устройства, выход второго блока контроля .соединен со входом второго элемента НЕ, выход шестого элемента И соединен со счетным входом второго счетчика, первый разрядный выход которого соединен со вторым входом второго блока формирования адреса, выход второго регистра адреса возврата соединен с первым вкодом седьмого элемента И, выход которого соединен с третьим входом второго блока формирования адреса, информаци онный вход второго регистра адреса возврата соединен с выходом восьмого элемента И, первый вход которого соединен с адресным выходом второго регистра данных, второй вход восьмого элемента И соединен с выходом четвер- того элемента ИЛИ, первый вход которого соединен с первым выходом второго дешифратора микроопераций, второф вход четвертого элемента ИЛИ соединен с первым выходом второй схемы сравнения, второй выход которой сое динен с первым входом пятого элемента

ИЛИ, выход которого соединен с первым входом девятого элемента И, выход которого соединен с информационным входом второго счетчика, второй разрядный.выход которого соединен с первым входом второй схемы срав- нения, второй вход которой соединен с выходом второго регистра адреса, выход десятого элемента И соединен с четвертым входом второго блока формирования адреса, выход шестого элемента ИЛИ соединен с первым sxoдом шестого элемента И, пятым входом второго блока формирования адреса и вторым входом второго дешифратора микроопераций, первый выход блока элементов соединен с S-входом

RS-триггера, второй выход блока элем .нтов И соединен с R-входом RS-триггера, единичный выход которого соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом седьмого элемента

ИЛИ, выход которого соединен с первым входом двенадцатого элемента И, выход которого соединен со счетным . входом счетного триггера, второй . вход двенадцатого элемента И соединен с выходом тринадцатого элемента

И, нулевой выход RS-триггера .соединен с первым входом четырнадцатого элемента И, выход которого соединен со вторым входом, седьмого элемента

ИЛИ, третий вход которого является третьим входом устройства, первый вход блока элементов И является четвертым входом устройства, единичный выход счетного триггера соединен с первыми входами третьего и шестого элементов ИЛИ, нулевой выход счетного триггера соединен с первыми входами пятого и десятого элементов И, вторыми входами второго и седьмого элементов И и третьими входами .третьего и восьмого элементов

И, выход тринадцатого элемента И соединен со вторыми входами первого и шестого элементов И, пятый вход

842813 устройства соединен с третьими входами первого и шестого элементов И, третий выход блока элементов И соединен с шестыми входами первого и второго блоков формирования адреса, выходы первого и второго элементов

НЕ соединены соответственно с первым и вторым входами тринадцатого элемента И, вторые выходы первого и второго дешифраторов микроопераций соединены соответственно с первым и вторым входами восьмого элемента

ИЛИ, выход которого является выходом устройства, выход логических условий первого регистра данных соединен со вторым входом блока элементов И, со вторым входом седьмого элемента И и с третьим входом второй схемы сравнения, выход .логических условий второго регистра данных соединен с .третьим входом блока элементов И, со вторым входом четвертого элемента И 2Î и с третьим входом первой схемы срав нения, второй вход одиннадцатого элемента И соединен с первым выходом первого дешифратора микроопераций, |второй вход четырнадцатого элемента И соединен с первым выходом второго дешифратора микроопераций, четвертый вход седьмого элемента ИЛИ соединен с первым выходом первой схемы сравнения, пятый вход седьмого эле- ЗО мента ИЛИ соединен с первым выходом второй схемы сравнения, третий выход первого дешифратора микроопераций соединен со вторым входом пятого элемента ИЛИ, третий выход втоРого Де" 35 шифратора микроопераций соединен .со вторым входом второго элемента ИЛИ, четвертый выход, первого дешифратора микроопераций соединен с четвертым входом второй схемы сравнения, четвертый выход второго дешифратора мик- 4О роопераций соединен с четвертЫм входом первой схемы сравнения,третий вход четвертого элемента И, второй вход третьего элемента ИЛИ и второй вход десятого элемента И сое- 45 динены с.нулевым выходом RS-триггера, третий вход девятого элемента И, второй вход шестого элемента ИЛИ и второй вход пятого элемента И соединены с единичным выходом RS-триггера. M

В первом блоке памяти записаны положительные ветви микропрограммы, т.е. те, которые реализуются при положительных исходах проверки логических условий, а. во втором блоке памяти записаны отрицательные ветви микропрограммы, т.е. те, которые реализуются при отрицательных исходах проверки логических условий.

Это позволяет во время работы одного канала осуществлять сканирование 40 блока памяти другого канала по той ветви микропрограммы, .которая следует за реализуемой ветвью, и за счеТ этого избежать, проверки микрокоманд, не входящих в микропрограмму, обес- 65 печивая тем самым сокращение времени профилактического контроля устройства.

На фиг.l изображена функциональная схема устройства; на фиг.2 — формат микрокоманд. устройство состоит из третьего элемента ИЛИ 1, пятого, четвертого, первого и второго элементов И 2-5, первого счетчика 6, блока 7 формирования адреса, регистра 8 адреса,схе-. мы 9 сравнения и блока. 10 памяти,вто рого элемента 11 ИЛИ, первого регистра 12 данных с полями микроопераций

l3, логических условий 14 и адреса

l5, первого блока 16 контроля, третьего элемента И 17, первого элемента

ИЛИ 18, элемента HE 19, дешифратора

20 микрбопераций и регистра 21 адреса возврата, восьмого элемента ИЛИ

22, блока 23 элементов И, RS-триггера 24, одиннадцатого элемента И 25, четырнадцатого элемента И 26,счетного триггера 27, шестого элемента

ИЛИ 28, десятого, девятого, шестого и седьмого элементов И 29-32,. вторых счетчика 33, блока 34 формирования адреса, регистра 35 адреса, схемы 36 сравнения и блока 37 памяти пятого элемента ИЛИ 38, второго регистра 39 данных с полями 40 микроопераций, лОгических условий 41 и адреса 42, второго блока 43 контроля, восьмого элемента И 44, четвертого элемента ИЛИ 45, вторых элемента НЕ

46, дешифратора 47 микроопераций и регистра 48 адреса возврата, седьмого элемента ИЛИ 49, тринадцатого

50 и двенадцатого 51 элементов И, пятый вход устройства 52, единичный и нулевой .выходы 53 и 54 счетного триггера 27, выходы 55 и 56 первой схемы 9 сравнения, первый вход устройства 57, выходы 58 и 59 второй схемы сравнения, второй вход устройства 60, выходы 61 и 62 первого 16 и второго 43 блоков контроля, второй выход 63 дешифратора 20 микроопераций, выход 64 устройства, выходы 6567 дешифратора 20 и третий выход 68 регистра 12, четвертый вход устройства 69, третий выход 70 регистра 39, третий выход 71 блока 23, единичный и нулевой выходы 72 и 73 RS-триггера

24, третий управляющий вход 74 устройства для подачи сигнала окончания режима ожидания, первый-четвертый выходы 75-78 дешифратора 47 микроопераций, выход 79.сигнала разрешения функционирования.

В поле t (фиг.2) задается адрес следующей микрокоманды, в поле 11проверяемые .лбгические условия, в поле foal - микрооперации. В первой микрокоманде начинающей любой линейный участок микропрограммы, в поле

Х задается адрес следующей микрокоманды, в поле II — адрес первой микрокоманды того линейного участка,ко842813 торый следует за данным и который записан в противоположном блоке памяти, в поле - К микрооперации.

Устройство работает в двух режимах: режиме работы первого и второго канала. Работа первого канала задается единичным, а второго — нулевым состоянием триггера 24 и заключается в реализации микрокоманд,записанных в блоке памяти соответствующего канала. ° При возникновении ожидания выполнения микрокоманды ка« нал переходит в режим сканирования своего блока памяти.По окончании ожи дания он вновь переходит в рабочий режим. Переход в режим сканирования .может быть произведен и принудитель" но, если. следующая микрокоманда, подлежащая реализации, является непроверенной. В этом, случае выполнение рабочей микропрограммы прерывается, вводится принудительное ожидание, во время которого производится сканирование до ближайшей микрокоманды, задающей, режим ожидания. Противоположный канал все это время находится в режиме сканирования своего блока памяти.

Последняя микрокоманда реализуемого линейного участка микропрограммы осуществляет проверку логических условий. Если результат проверки положителен, то в рабочий режим переходит первый канал, осуществляется реализация следующего положительного линейного участка микропрограммы, записанного линейного участка микропрограммы, записанного в блоке памяти этого канала. При отрицательном результате .в рабочий режим переходит второй канал, реализуется отрицательный участок микропрограммы. И в том, и в другом случае противоположный канал переходит к сканированию тог линейного участка микропрограммы, который следует за реализуемым, если этот участок еще не проверен.

Адрес начала этого участка задается в поле логических,условий первой

Микрокомаиды рЕализуемого участка.

Если же этот участок уже проверен,то сканирование блока памяти этого канала продолжается, начиная с последней проверенной микрокоманды.

В режиме работы первого (второго) канала в исходном состоянии. счетчики б и 33 и счетный триггер 27 установлены в нуль, а триггер 23 — в единич.ное (нулевое) состояние. Блок 7 (34) формирования адреса формирует адрес первой мккрокоманды, которая считывается из блока 10(37) памяти и записЫвается в регистр 12 (39) данных.

Схема 9(36) сравнения постоянно сравнивает число, установленное на счетчике 6(33) с адресом считываемой мккрокоманды, и, в случае, когда первое окажется равным клк меньшим второго, т.е. когда считывается непрерывная или последняя проверенная микрокоманда, формирует на выходе

56(59) сигнал начала принудительного ожидания, по которому содержимое поля адреса 1 (42) регистра 12(39) данных записывается-в регистр 21(48) адреса возврата, а счетный триггер

27 при наличии разрешения от блоков

16 и 43 контроля, устанавливается в единичное состояние, тем самым переводя первый (второй) канал в режим сканирования.

Если реализуется начальный линей- . ный участок микропрограммы, то принудительное ожидание вводя сразу же после считывания первой мнкрокоман t5 ды, так как счетчик 6(33) установлен: в нуль.

С единичного выхода 53 счетного триггера 27 через элемент ИЛИ 1(28) на .блок 7(34) формирования адреса

Щ подается сигнал формирования адреса не по содержимому поля адреса 15(42), а по состоянию счетчика 6(33), а на дешифратор микроопераций 20(47) подается сигнал блокировки выдачи мик2 роопераций на .выход 64 устройства.

Сигналом с нулевого выхода 54 счетного триггера 27 элементы И 5(32) .и

17(44) запираются> блокируя запись адреса возврата.

Контрольные импульсы повышенной частоты поступают со входа 52 уст.ройства через открытый элемент И

4(31) на счетчик 6(33), который осуществляет последовательную выборку микрокоманд из блока 10(37) памяти.

Одновременно блок 16(43) контроля проводит контроль сканируемой микрокоманды и ее адреса. При обнаружении искажения на выходе 61(62) блока

16(43) контроля появляется сигнал, Щ который инвертируется элементом

НЕ 19(46) и запирает элементы И 50, 51 и 4(31); запрещая установку счетного триггера 27 и заполнение счетчика 6(33) контрольными импульсами.

Сканирование осуществляется до ближайшей микрокоманды, задающей режим ожидания. При считывании ее дешифратор мккроопераций 20(47) на .выходе 67(78) . формирует сигнал

О начала ожидания, который устанавливает счетный. триггер .27 в нулевое состояние.. При этом блокируется сканирование микрокоманд счетчиком

6(3."), в котором запоминается адрес .последней иэ проверенных микрокоманд. .Сигналом с нулевого выхода 53 счетного триггера 27 отпирается элемент .И 5(32), разрешая. запись содержимого регистра адреса возврата 21(48) в блок 7(34) формирования адреса.

Этим же сигналом отпирается элемент

И 2(29)> переключая блок формирова- ния адреса в рабочий режим, в котором продолжается реализация в описанном выше порядке рабочей микропрограммы, начиная с адреса, эапи842813

10 санного из регистра 21(48) адреса возврата.

С выборкой микрокоманды, задающей режим ожидания, на которой произошла остановка сканирования, по сигналу иа выходе 67(78) дешифратора микроопераций осуществляется запись адресной части этой микрокоманды в регистр

21(48) адреса возврата, а счетный триггер 27 устанавливается в единичное состояние. Аналогично описанному выше начинается сканирование первого (второго) канала, начиная с той микро-. команды, которая следует эа последней проверенной в предыдущем режиме .сканирования, адрес этой микрокоман- ° ды хранился в счетчике 6(33).

По окончании ожидания с управляю" щего входа 74 поступает сигнал перехода к реализации рабочей микропрограммы, по которому счетный триггер

27 устанавливается в единичное сос- 20 тояние. Далее устройство функционирует аналогично описанному выае вплоть до окончания выполнения линейного участка микропрограммы. Последняя микрокоманда этого участка осуществляет проверку логических условий, поступающих со входа 69 устройства.

Одновременно с реализацией линей- ного участка микропрограммы, записанного в блоке .1.0(37) памяти, постоянно. осуществляется сканирование блока

37(.10) памяти.. При этом режим сканирования задается сигналом с единичного 72 (нулевого 73) выхода триггера 24.

3S

Этот сигнал через элемент ИЛИ

28(1) подается на вход блока 34(7) формирования адреса, задавая формирование адреса не по содержимому поля адреса 42(15) регистра данных 39(12)> 40 а по состоянию счетчика 33(6), а также подается на дешифратор микроопераций 47(20), блокируя выдачу микроопераций на выход устройства.

Адрес первой микрокоманды, под- 45 лежащей проверке задается следующим образом.

После записи первой микрокомаиды реализуемого участка в регистр 12(39) данных по сигналу;на выходе бб(77) дешифратора 20(47) микроопераций схема 36(9) сравнения сравнивает число, установленное на счетчике 33(6),с содержиьйм поля логических условий

14(41) регистра 12(39) данных, В этом поле записан адрес первой .микрокоманды той отрицательной (положительной,.ветви) .микропрограммы, .которая следует за реализуемым линейным участком..Если этот участок еще не проверен в процессе сканирования .блока 37(10) памяти, то с одержимое счетчика 33(б) будет меныае того.числа, которое записано в поле логических условий 14(41) регистра 12(39) данных. В этом случае на выхсще 65

58 (55) схемы 36 (9) сравнения формируется сигнал, разрешающий запись адреса первой микрокоманды отрицательного (положительного) участка микропрограммы, следующего за реализуемым, s счетчик 33(6) через элемент И 30(3).

Сканирование блока 37(10) памяти осуществляется, начиная с этой микрокоманды.

При.наличии циклов в микропрограмме может оказаться, что за реализуе— ьым участком следует такой отрицательный участок микропрограммы, у которого адреса микрокоманд имеют номера меньшие, чем то число, которое установлено на счетчике. В этом случае разрешение: на запись адреса первой микрокоманды, подлежащей проверке, с поля 14(41 ) регистра 12(39) данных в,счетчик 33(6) поступает с выхода 65(76) дешифратора 20(47) микроопераций на вход элемента ИЛИ

38(11 ). В остальном процесс сканирования блока 37(10) памяти не отличается от вышеописанного процесса сканирования блока 10(37) памяти.

Сканирование продолжается до тех пор, пока триггер 24 установлен в единичное (нулевое) состояние. В случае перехода его в нулевое (единичное) состояние блокируется сканирование микрокоманд счетчиком 33 (6), в котором запоминается адрес последней из проверенных микрокоманд.

Если результат проверки логических условий положительный (отрицательный), то триггер 24 устанавливается в единичное (нулевое) состояние и будет осуществляться переход к выполнению следующего положительного .(отрицательного) линейного участка микропрограммы, который записан в блоке 10(37) памяти.

Адрес первой микрокоманды этого участка фОрмируется в блоке 7(34) формирования адреса путем модификации адреса, поступившего с поля

15(42) адреса регистра 12(39) данных, логическими условиями с выхода 71 блока 23. Далее .первый (второй) канал работает аналогично описанному выше.

Первая микрокоманда реализуемого положительного (отрицательного) линейного участка в .поле логических ус.ловий содержит адрес первой микрокоманды три отрицательной (положитель-, ной) ветви микропрограмм, которая следует за данным линейным участком.

Аналогично описанному выше второй (первый) канал переходит к сканирова нию блока 37(10) памяти, начиная с этого адреса.

Введение новых элементов и связей выгодно отличает предлагаемое устройство от известного: так как устройство исключает реализацию непроверенных микрокоманд, то оно имеет более высокую функциональную надеж842813

12 ность,-сокращается время профилактического контроля и объем блока памяти.

Использование предлагаемого изобретения позволит строить более надежные„ производительные и экономичные микропрограммные устройства управления Ф

Формула изобретения

Микропрограммное устройство управления с контролем, содержащее три элемента И, первый элемент НЕ, RS-триггер, первый счетчик, первый блок контроля, первый регистр адреса, первый 15 блок памяти, .первый регистр данных, первый дешифратор микроопераций и первый блок формирования адреса, выход которого подключен к информационному входу первого регистра адре- Щ са, выход которого подключен к первому входу первого блока контроля и входу блока памяти, выход которого соединен с информационным входом первого регистра данных, выход микроопе- раций которого соединен со вторым входом первого блока контроля и первым входом первого дешифратора микроопераций, адресный выход первого регистра данных соединен с третьим входом первого блока контроля и первым входом первого блока формирования адреса, четвертый вход первого блока контроля является первым входом устройства, а выход первого блока контроля соединен с входом первого элемента НЕ, выход первого элемента

И соединен со счетным входом первого счетчика, первый разрядный выход которого соединен со вторым входом блока формирования адреса, о т л и — 40 ч а ю щ е е с я тем, что, с целью повышения надежности и уменьшения времени профилактического контроля, в него дополнительно введены один,», äöàòü элементов И, восемь элементов 4

ИЛИ. счетный, триггер, блок элементов

И, второй счетчик, второй блок формирования адреса, второй регистр адреса, второй блок памяти, второй регистр данных, второй блок контроля, второй дешифратор мйкроопераций и второй элЕмент НЕ, две схемы сравнения и два регистра адреса возврата, . причем выход первого регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом aepsoro блока формирования адреса, информационный вход первого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого сое- ф) динен с адресным выходом, первого регистра данных, второй вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход котоpqro соединен с первым выходом пер- вого дешифратора микроопераций,второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй выход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента

И, выход которого соединен с информационным входом первого счетчика, второй разрядный выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом первого регистра адреса, выход пятого элемента И соединен с четвертым входом первого блока формирования адреса, выход третьего элемента ИЛИ соединен с первым входом первого элемента И; пятым входом первого блока формирования адреса и вторым входом первого дешифратора микроопераций, выход второго блока формирования адреса соединен с информационным входом второго регистра адреса, .выход которого соединен с первым входом второго блока контроля и входом второго блока памяти, выход которого соединен с информационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второго блока контроля и первым входом второго дешифратора микроопераций, адресный выход второго регистра данных соединен с третьим входом второго блока контроля и первым входом второго блока формирования адреса, четвертый вход второго блока контроля является вторым входом устройства, выход второго блока контроля соединен со входом .второго элемента НЕ, выход шестого элемента И соединен со счетным входом второго счетчика, первый разрядный выход которого соединен со вторым входом второго блока формирования адреса, выход второго регистра адреса возврата соединен с первым входом седьмого элемента И, выход которого соединен с третьим входом второго блока формирования адреса, информационный вход второго регистра адреса возврата соединен с выходом восьмого элемента И, первый вход которого соединен с адресным выходом второго регистра данных, второй вход восьмого элемента И соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с первым выходом второго дешифратора микроопераций, второй вход четвертого элемента ИЛИ соединен с первым выходом .второй схемы сравнения, второй выход которой соединен с первым входом пятого элемента ИЛИ, выход которого соединен с первым входом девятого элемента И, выход которого соединен с информационным входом второго счетчика, второй разрядный выход которого соединен с первым входом второй схемы

I сравнения, второй вход которой сое13 842813 динен с выходом второго регистра адреса, выход десятого элемента И соединен с четвертым входбм второго блока формирования адреса, выход шес" того элемента ИЛИ соединен с первым входом шестого элемента И, пятым входом второго блока формирования адреса и вторым входом второго дешифратора микроопераций, первый выход блока элементов И соединен с S-входом RS-триггера, второй выход блока элементов И соединен с R-входом

RS-триггера, единичный выход которого соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом седьмого эле мента ИЛИ, выход которого соединен с f5 первым входом двенадцатого. элемента

И, выход которого соединен со счетным.,» входом счетного триггера., второй вход двенадцатого элемента И соединен с выходом тринадцатого элемента И, ну- 20 левой выход RS-триггера соединен с первым входом четырнадцатого элемента И, выход которого соединен со вто" рым входом седьмого элемента ИЛИ, третий вход которого является третьим входом устройства, первый вход блока элементов И является четвертым входом устройства, единичный выход счетного триггера соединен с первыми входами третьего и шестого элементов

ИЛИ, нулевой выход счетного триггера соединен с первыми входами пятого и десятого элементов И, вторыми входами второго и седьмого элементов

И и третьими входами третьего и восьмого элементов И, выход тринадцатого элемента И соединен со вторыми входами первого и шестого элементов И, пятый вход устройства соединен с третьими входами первого и шестого элементов И, третий выход бло- 4О ка элементов И соединен с шестымивходами первого и второго блоков формирования адреса, выходы первого и второго элементов НЕ соединены соответственно с первым и вторым входами тринадцатого элемента И, вторые выходы первого и второго дешифраторов микроопераций соединены соответственно с первым и вторым входами восьмого элемента ИЛИ, выход которого является выходом устройства,выход логических условий первого регистра данных соединен со вторым входом блока элементов И, со вторым входом девятого элемента И и с третьим входом второй схемы сравнения, выход логических условий второго регистра данных соединен с третьим входом блока элементов И, со вторым входом четвертого элемента И и с третьим входом первой схемы сравнения, второй вход одиннадцатого элемента И соединен с первым выходом первого дешифратора микроопераций, второй вход четырнадцатого элемента

И соединен.с первым выходом второго дешифратора миКроопераций, четвертый вход седьмого элемента ИЛИ соединен с первым выходом первой схемы сравнения, пятый вход седьмого элемента

ИЛИ соединен с первым выходом второй схемы сравнения, третий выход первого дешифратора микроопераций соединен со вторым входом пятого элемента

ИЛИ,. третий выход второго дешифратора микроопераций соединен со вторым входом второго элемента ИЛИ, четвертый выход первого дешифратора микроопераций соединен с четвертым входом второй. схемы сравнения, четвертый выход второго дешифратора микроопераций соединен с четвертым входом первой схемы сравнения, третий вход четвертого элемента И, второй вход .третьего элемента ИЛИ и второй Вход десятого элемента И соединены с нулевым выходом RS-триггера, третий вход девятого элемента И, второй. вход шестого элемента ИЛИ и второй вход пятого элемента И соединены с единичным выходом RS-триггера.

Источники информации,,принятые во внимание при экспертизе

1. Авторское свидетельство СССР

543939, кл. G 06 F 11/04, 1977, 2. Авторское свидетельство СССР по заявке М 2676225, кл.С 06 F 11/04, 1978 (прототип) .

042813

Составитель Г, Пономарена

Редактор И.Ковальчук Техред Н. Ковалева Корректор И. лароши, Заказ 5103/61 тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и откритий

113035, Иосква, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, r.ужгород, ул.Проектная, 4