Запоминающий элемент
Патент 842965
Авторы
Классы МПК
Запоминающий элемент
Иллюстрации
Реферат
Союз Советских
Социалистическик
Республик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 04.06.79 (21) 2773918/18-24
- (51) М. Кл.а
G 11 С 19/00 с присоединением заявки №вЂ” (23) Приоритет—
Гееударственнмй кюмнтет
СССР
Опубликовано 30.06,81. Бюллетень №24
Дата опубликования описания 05.07.81 по делам нзебретеннй н етнрмтнй (53) УДК 681.327. .66 (088.8) (72) Авторы изобретения
Ю. П. Иванов, Е. М. Онищенко и. И. И. Шагур
Московский ордена Трудового Красного Знамени инженерно-физический институт (71) Заявитель (54) ЗАПОМИНАЮЩИЛ ЭЛЕМЕНТ ющим логическим входам запоминающего элемента, а выходы — к входам бистабильной ячейки. Бистабильная ячейка осуществляет хранение информации, а комбинационная схема управления вырабатывает сигналы, переключающие бистабильную ячейку, после поступления сигнала на первый тактовый вход (2).
Однако известный элемент характеризу. ется невысоким быстродействием, объясняемым тем, что истинная информация на выходах запоминающего элемента устанавливается после переключения логических элементов в комбинационной схеме управления и бистабильной ячейке.
Цель изобретения — повышение быстродействия запоминающего элемента.
Поставленная цель достигается тем, что запоминающий элемент, содержащий логические элементы И вЂ” НЕ, первый и второй из которых охвачены между собой триггерной связью, первые входы третьего и четвертого элементов И вЂ” НЕ соединены с первой тактовой шиной, вторые входы третьего и четвертого элементов И вЂ” НЕ подключены соответственно к информационным входам запоминающего элемента, выходы первого и второИзобретение относится к интегральным запоминающим устройств.
Известен запоминающий элемент, содержащий бистабильную ячейку и комбинационную схему управления. Бистабильная ячейка осуществляет хранение информации, записанной при поступлении соответствующих сигналов на ее входы, а комбинационная схема управления вырабатывает сигналы, управляющие работой бистабильной ячейки (1) .
Недостатком этого запоминающего элемента является сравнительно невысокое быстродействие.
Наиболее близким по технической сущности к предлагаемому является запоминающий элемент, содержащий первый и второй выходы, два однотипных логических элемен- 1S та И вЂ” НЕ, образующие бистабильную ячейку с двумя выходами и двумя входами, которые перекрестно связаны с выходами запоминающего элемента, два двувходовых логических элемента того же типа, образующие комбинационную схему управления с двумя выходами, причем первые выходы логических элементов подключены к первому тактовому входу, а вторые — к соответству842965
Формула изобретения с R C
Составитель Л. Воронин
Редактор В.Матюхина Техред А. Бойкас Корректор С. Щомак
Заказ 5119/68 Тираж 645 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 го элементов И вЂ” НЕ соединены с выходами запоминающего элемента, содержит вторую тактовую шину, соединенную со вторыми входами первого и второго элементов И вЂ” НЕ, выходы третьего и четвертого элементов И—
НЕ соединены соответственно с выходами первого и второго элементов И вЂ” НЕ.
На чертеже изображена функциональная схема предлагаемого запоминающего элемента.
- Запоминаю1ций элемент содержит логические элементы, например, И вЂ” НЕ 1 — 4, тактовые шины 5 и 6, информационные входы 7 и 8 и выходы 9 и 10 запоминающего элемента.
Запоминающий элемент функционирует следующим образом.
На тактовую шину 5 подается сигнал логической «1», а на тактовую шину 6 — сигнал логического «О». При этом бистабильная ячейка, образованная элементами И вЂ” НЕ
1 и 2 отключена, на выходах элементов И—
НЕ 1 и 2 установлены логические «1», элементы И вЂ” НЕ 3 и 4 устанавливаются в состояние, определяемое комбинацией логических сигналов на входах 7 и 8, следовательно, и на выходах 9 и 10 запоминающего элемента устанавливается информация, определяемая той же комбинацией. При смене сигналов на тактовых шинах 5 и 6 на противоположные, элементы И вЂ” НЕ 1 и 2 устанавливают в состояние, подтверждающее состояние выходов 9 и 10 запоминающего элемента.
Предлагаемый запоминающий элемент по сравнению с известным имеет более высокое быстродействие, что обеспечивается непосредственной передачей управляющих сигналов, выработанных комбинационной схемой управления, на выходы запоминающего элемента с последующим подтверждением состояния выходов бистабильной ячейкой. Кроме того, предлагаемое устройство . допускает большее, чем у известного число структурных реализаций бистабильной ячейки, отличающихся законами логического функционирования, и вариантов их связи с выходами комбинационной схемы управления и выходами запоминающего элемента.
Запоминающий элемент, содержащий логические элементы И вЂ” НЕ, первый и второй из которых охвачены между собой триг-! 5 герной связью, первый входы третьего и четвертого элементов И вЂ” НЕ соединены с первой тактовой шиной, вторые входы третьего и четвертого элементов И вЂ” НЕ подключены соответственно к информационным
20 входам запоминающего, элемента, выходы первого и второго элементов И вЂ” НЕ соединены с выходами запоминающего элемента, отличающийся тем, что, с целью повышения быстродействия запоминающего элемента, он содержит вторую тактовую шину, соединенную со вторыми входами первого и второго элементов И вЂ” НЕ, выходы третьего и четвертого элементов И вЂ” НЕ соединены соответственно с выходами первого и второго элементов И вЂ” НЕ.
Источники информации, принятые во внимание при экспертизе
1. Букреев И. Н. и др. Микроэлектронные схемы цифровых устройств. М., «Советское радио», с. 59. рис. 240.
2. Патент США № 3621289, кл. 307 — 248, опублик. 1968 (прототип).