Ячейка памяти для регистра сдвига

Ячейка памяти для регистра сдвига

Иллюстрации

Показать все

Реферат

 

ЫСАНИЕ„„

Союз Советских

Социалистических

Респубиик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 05.07.79 (21) 2783000/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) M. Кл.з

G 11 С 19/00

Гоаударстееиные комитет

СССР ао делам изоеретений и открытий

Опубликовано 30.06.81. Бюллетень № 24 (53) УДК 68! .327..66 (088.8) Дата опубликования описания 05.07.81 (72) Автор изобретения

П. А. Лебедев (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении различных запоминающих устройств, в частности, регистров сдвига, проектируемых в интегральном исполнении.

Известные ячейки памяти для регистров сдвига содержащие элементы памяти, соединенные последовательно, обладают ограниченной областью применения при йостроении программно-управляемых регистров, а в случае, изготовления регистров сдвига в интегральном исполнении практически нет возможности изменить число разрядов регистра сдвига (1), (2) и (3).

Наиболее близкой к предлагаемой по технической сущности является ячейка памяти, содержащая последовательно соединенные 1$ элементы памяти, входы управления которых подключены к тактовой шине, элементы И, ИЛИ и инвертор, вход которого подключен к шине управления (4).

Недостатками такой ячейки памяти являются ее сложность и большие аппаратурные затраты.

Цель изобретения — упрощение ячейки памяти для регистра сдвига.

Поставленная цель достигается тем, что в ячейке памяти для регистра сдвига, содержащей последовательно соединенные элементы памяти, входы управления которых соединены с тактовой шиной, информационный вход первого элемента соединен с выходом первого элемента И, выход последнего элемента памяти подключен к одному из входов элемента ИЛИ, выход которого соединен с выходом ячейки памяти, другой вход элемента ИЛИ подсоединен к выходу второго элемента И, один из входов которого соединен со входом ячейки памяти, инвертор, вход которого подключен к шине управления, другой вход второго элемента И соединен с шиной управления, один из входов первого элемента И подключен ко входу ячейки памяти, а другой вход первого элемента И соединен с выходом инвертора.

Сущность изобретения поясняется чертежом, на котором изображена функциональная схема предложенной ячейки памяти для регистра сдвига.

Она содержит элементы 1.1 — 1.К памяти, тактовую шину 2, элементы И 3 и 4, инвертор 5, элемент ИЛИ 6, выход 7 ячей842966 ейки памяти, и шину Таким образом, по шине 9 управления логическим сигналом можно управлять ботает следующим об- ячейкой памяти для сдвигового регистра, т.е. информационный сигнал, поступающий на

2 поступают непрерыв- вход 9, можно передать на выход 7 ячейки

ы Т (сдвигающие им- памяти, задержанный на определенное кощие входы последова- личество .тактоц на последовательно со д5 е илементов 1,1-1.К памя- ненных элементах 1. 1 — 1.К памяти. При зарая хранится в элемен- держке по шине 9.управления поступает сигкаждому поступающе- нал логического «нуля», а без задержки— я (сдвигается) из од- сигнал логической «единицы». в последующий. Сиг- 10 Для построения управляемого регистра я в последнем элементе сдвига ячейки памяти соединяют последоваому такту передается тельно выход 7 предыдущей ячейки памяти к

6 на выход 7 ячейки входу 9 последующей ячейки памяти. При нный сигнал, поступаю- последовательном соединении P таких ячеек элемента И 3, по каж- памяти получается регистр сдвига, управляеется в первый элемент мый программно из вне, по количеству раз15 ся там один, такт. Та- рядов или регистр сдвига с программируенвший сигнал на вход мым числом разрядов. Наиболее удачный по каждому такту про- вариант регистра сдвига получается при попоследовательно соеди- следовательном соединении р ячеек памя1 — 1.К памяти и далее рр ти, при котором каждая ячейка памяти со(3 на выход 7 ячейки па- держит 2 последовательно соединенных элементов памяти, где i-порядковый номер ячейнный сигнал в виде ло- ки памяти от входа регистра. Прн этом код, поступает на вход 8 поступающий по шинам 9 управления в ячейшину 9 управления по- ки памяти регистра, определяет разрядность оль», который через ин- 5 регистра. Разрядность регистра находится

«еднницей» воздейству- в прямой зависимости от кода, поступаюто информационный щего по шинам 9 управления.. В этом слуейки памяти через пер- чае максимальная емкость регистра сдвига на котором происходит по числу разрядов будет тогда, когда на гнческих нческих единиц, пере- все р ячейки памяти по шинам 9 управления зо го элемента 1,1 памяти. подается сигнал логического «нуля». количество тактов Т ин- Максимальная емкость Р по числу разл с последнего элемен- рядов регистра сдвига определяется выражением и

=Z2 аа.к

35 кн памяти, вход 8 яч

9 управления.

Ячейка памяти ра разом.

По тактовой шине ные тактовые сигнал пульсы) на управляю тельно соединенных э тн. Информация, кото тах 1.1-1.К памяти, по му такту Т передаетс ного элемента памяти нал, который хранитс

1.К памяти, по кажд через элемент ИЛИ памяти. Информацио щий с выхода первого дому такту записыва памяти 1.1 и хранит кнм образом, поступ элемента 1.1 памяти двигается к выходу ненных элементов 1. через элемент ИЛИ 6 мяти.

Если информацио гической «единнцы» ячейки памяти, а на дается логический «н вертор 5 логической ет на элемент И 3 сигнал со входа 8 яч вый элемент И 3, совпадение двух ло дается на вход перво

Через определенное формационный снгна та 1.К памяти через элемент ИЛИ 6 поя внтся на выходе 7 ячейки памяти. Следовательно, выходной сигнал ячейки памяти на выходе 7 имеет задержку сигнала по отношению к сигналу на выходе 8 ячейки памяти на количество тактов, которое определяется количеством последовательно соединенных элементов 1.1 — 1,К памяти. В то же время логический «0», поступающий по шине 9 управления, запрещает прохождение информационного сигнала ао входа 9 ячейки памяти через второй элемент И 4 на выход 7 ячейки памяти.

Если по шине управления 9 поступает логическая «единица» то она через инвертор 5 запрещает на элементе И 3 прохождение информационных сигналов, поступающих со входа 9 ячейки памяти. Таким образом, информационные сигналы через первый элемент И 3 не пройдут на последовательно соединенные элементы 1.1 — 1.К памяти. В то же время логическая «единица», поступающая по шине управления 9„разрешает прохождение информационного сигнала со входа 9 ячейки памяти через второй элемент И 4 н элемент ИЛИ 6 на выход

7 ячейки памяти без задержки на какое-либо число тактов по отношению к входному сигналу. где / — число последовательно соединенных, ячеек памяти в регистре сдвига; ь - порядковый номер ячейки памяти

4О от входа регистра сдвига.

При таком соединении ячеек памяти на одном общем выходе регистра сдвига можно получить регистр сдвига на любое желаемое число разрядов в пределах Р «, т.е.

45 универсальный регистр по числу разрядов за счет программного управления ячеики памяти. На одном общем выходе при одном общем входе регистра сдвига можно получить задержку входного сигнала на количество тактов, определяемое натуральным рядом

5о чисел в пределах Р «, благодаря управлению ячейками памяти по шинам 9 управления. Код, поступающий по шинам 9 управления на ячейки памяти, определяет заданное количество разрядов регистра сдвига. Заданное число разрядов регистра сдви55 га Рз определяется выражением

842966 где В„- сигнал, поступающий по шине 9 управления 1-й ячейки памяти, принимающий значение логического

«нуля» или логической «единицы>>.

Таким образом, задавая определенные 5 сигналы по шинам 9 управления в каждой последовательно соединенной ячейке памяти получают программно управляемый на всевозможное число разрядов регистр сдвига. Это имеет значение при проектировании сдвиговых регистров в интегральном исполнении, когда регистр выполняется в одном корпусе на одном кристалле и изменению не подлежит. Следовательно, изменить разрядность регистра сдвига можно только прог-, раммно по шинам управления. В этом слу- 5 чае на одном и том же выходе можно полу- . чить задержку информационного сигнала на всевозможное число разрядов; что значительно расширяет области применения ячейки памяти.

Использование предлагаемой ячейки па- 20 мяти в вычислительной технике и различных телеметрических системах дает народному хозяйству значительный экономический эффект..

По сравнению с предлагаемым устройством дополнительно имеет элемент И и элемент ИЛИ с соответствующими связями. Если реализовать регистр с P = 256 разрядов, то требуется 6 последовательно соединенных ячеек памяти, которые реализуются, например на МОП-интегральных схемах (ИС) серии К вЂ” 172. Следовательно, регистр прототипа будет содержать на 8 схем

И и 8 схем ИЛИ больше,чем предлагаемый регистр„т.е. на 6 ИС больше. Стоимость одной ИС равна 50 коп. Следовательно, стоимость реализации дополнительных схем такого регистра равна

6х 05 = 3 (руб)

Если например, предприятие выпускает

100000 таких регистров, то годовая экономия от внедрения предлагаемого изобретения составит 300000 руб.

При построений электронных клавишных вычислительных машин очень часто требуется два или три регистра с числом разрядов 144. Если использовать регистры сдви45 га 186 серии, выполненные в интегральном исполнении, то для реализации регистра сдвига на 144 разряда требуется 5 регистров серии 186. Для реализации трех регистров соответственно требуется 15 регистров серии 186. Каждый регистр серии 186 сто- 50 ит примерно 10 руб. Общая стоимость регистров равна

10Х 15= 150 (руб.).

Для реализации регистра сдвига на 144 разряда требуется один предложенный регистр, а для трех регистров требуется три предложенных регистра. Стоимость предлагаемого регистра, выполненного в интегральном исполнении на МОП-структурах примерно равна стоимости одного регистра серии 186. Следовательно, стоимость 3-х регистров в этом случае равна 10Х 3= 30 (руб)

Экономический эффект на одну клавишную машину составит

150 — 30 = 120 (руб.).

В случае выпуска 1000 штук машин годовой экономический эффект составит

120000 руб. Кроме того, уменьшаются монтажные работы, габариты аппаратуры.

Уменьшаются и другие расходы. Применение таких регистров сдвига в других областях так же даст народному хозяйству значительный экономический эффект.

В случае изготовления таких регистров в интегральном исполнении упрощается разработка топологии кристалла, уменьшается количество связей на кристалле, что влечет за собой уменьшение площади кристалла. Уменьшается количество выводов из кристалла в корпусе, что в конечном итоге повышает надежность работы такого регистра.

Формула изобретения

Ячейка памяти для регистра сдвига, содержащая последовательно соединенные элементы памяти, входы управления которых соединены с тактовой шиной, информационный вход первого элемента памяти соединен с выходом первого элемента И, выход последнего элемента памяти подключен к одному из входов элемента ИЛИ выход которого соединен с выходом ячейки йамяти, другой вход элемента ИЛИ подсоединен к выходу второго элемента И, один из входов которого соединен со входом ячейки памяти, инвертор, вход которого подключен к шине управления, отличающаяся тем, что, с целью упрощения ячейки памяти, в ней другой вход второго элемента И соединен с шиной управления, один из входов первого элемента И подключен ко входу ячейки памяти, а другой вход первого элемента И соединен с выходом инвертора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 427397, кл. G 11 С 19/00; опублик. 1974.

2. Авторское свидетельство СССР № 432602, кл. G 11 С 19/00, опублик. 1974.

3. Валиев К. А. и др. Цифровые интегральные схемы на МОП-транзисторах. М., «Советское радио», 1971, с. 285.

4. Авторское свидетельство СССР по заявке № 2446083/18-24, кл. G 11 С 19/00, 18.01.79 (прототип) .

842966

Составитель A. Воронин

Редактор М. Янович Техред А. Бойкас Корректор Н. Бабинец

Заказ 5! 19/68 Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4