Устройство для сопряжения процессорас устройствами ввода- вывода

Устройство для сопряжения процессорас устройствами ввода- вывода

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социалистических т есеублин

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт, свнд-ву (22) Заявлено 20. 07 ° 79 (21) 2799629/18-24

<1>845155

<51)м. к. с присоединением заявки ¹

G F 3/04

Государствеииый комитет

СССР ио делам изобретений и открытий (23) приоритет

Опубликовано 070781, Бюллетень ¹ 25

Дата опубликования описания 07. 07. 81 (53) УДК 681. 325 (088.8) (72) Авторы изобретения

А.А, Бекасов, С.В. Горбачев, А.В. Мыскин, В.Б. Смирнов и В.А. Торгашен

Ленинградский институт аниационного прибо

Министерства высшего и среднего специальн образонания РСФСР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯ>(ЕНИЯ ПРОЦЕССОРА

С УСТРОЙСТВАИИ ВВОДА-ВЫВОДА

Изобретение относится к области вычислительной техники и может быть использовано, например, в агрегатных системах сбора и обработки информации и управляющих вычислительных системах.

Известны устройства для сопряжения ЦВИ с внешними устройствами (1), содержащие регистр связи, блок анализа, блок адреса, блок модификации адресов, регистр управляющего слова, дополнительный регистр управляющего слова и буферныи блок.

Недостаток этих устройстн состоит н ограниченной области применения, так как они обеспечивают реализацию жестко заданного протокола обмена и не позволяют обеспечивать сопряженйе устройств ввода-вынода, имеющих различные протоколы.

Наиболее близким к изобретению по сущности технического решения является универсальное устройство сопряжения центральной и периферийных систем (2), содержащее блок дешифрации команд центральной системы, блок приема данных центральной системы, блок передачи данных центральной системы, блок формирования сигнала прерывания, буфер выходной информационныи, буфер выходной управляющий, буфер входной информационныи, буфер входнои управляющий, групповые блоки управления. Выход блока приема данных центральной системы соединен со входом буфера выходного информационного, с первым входом данных буфера выходного управляющего, со входом буфера входного управляющего, со входом буфера входного информационного и со входом кода режима блока формирований сигнала прерывания. Вход записи кода режима блока формирования сигнала прерывания подключен к третьему выходу блока дешифрации команд центральной системы и ко входам записи кода режима буферов входных информационного и управляющего. Выходы буферов входных информационного и управляющего соединены соответственно с пернйм и вторым входами данных блока передачи даиных центральной системы. Вход чтения блока передачи данных центральной системы подключен к четвертому выходу блока дешифрации команд центральной системы. Первый и второй выходы блока дешифрации команд центральной системы соединены ссответЗО ственно со входом записи буфера вы845155

20 ходного информационного и со входом записи данных буфера выходного управляющего (2g .

Недостаток этого устройства состоит в ограниченной области применения, вследствие того, что в нем используются управляющие сигналы

5 только заданной. формы и только импульсного квитирования от устройств ввода-вывода,а также сброс сигналами квитирования только определенных выходных управляющих сигналов.

Кроме того, необходимость больших затрат времени центрального процессора на управление устройством при ввода-выводе каждого байта информации снижают в целом быстродействием 15 системы.

Целью изобретения является расширение области применения устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок приема. данных, блок передачи данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, выходные и входные информационные и управляющие регистры, причем выход блока приема данных соединен oî входом кода режима блока формирования сигнала прерывания,входами данных входного и выходного информационных регистров и входного управляющего регистра и первым входом данных выходного управляющего регистра, первый и второй выходы блока дешифрации команд процессора подключены соответственно ко входам записи данных выходных информационного и управляющего регистров, третий выход — ко входам записи кода режима блбка формирования сигнала прерывания и входных управляющего и инфор- 4О мационного регистров, а четвертый выход — ко входу чтения блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего регистров, введены блок формирования выходного кода обратнои связи и блок анализа входного кода обратной связи. Выход данных и выход сигнала сопровождения данных блока формирования выходного кода обратной связи подключены соответственно ко второму входу данных и входу записи кода обратной связи выходного управляющего регистра. Входы выборки кода обратной рвяэи при за- 55 писи и при чтении, вход записи кода режима и вход записи кода настройки соединены соответственно с первым, четвертым, третьим и пятым выходами блока дешифрации команд процессора, вход данных — c выходом блока приема данных, а вход выборки кода обратной связи по готовности — со входами фиксации данных входных управляющего И информационного регистров, Входом установки блока формирования сигнала прерывания, входом готовности блока, передачи данных и выходом блока анализа входного кода обратной связи.

Входы записи кода режима, кода настройки и вход сброса подключены соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных — к выходу. блока приема данных, а вход кода обратной связи — к выходу входного управляющего регистра. Блок анализа входного кода обратной связи содержит дешифратор адреса регистра маски, первый вход которого соединен со входом записи кода настройки блока, второй вход — co входом данных блока и первыми входами первого — четвертого регистров маски и триггера разрешения готовности, а выходы — co вторыми входами соответствующих регистров маски, выходы которых подключены к первым входам элементов И группы, вторыми входами соединенных со входом обратной связи и входами элементов НЕ группы, третьими входами — с выходами элементов

НЕ группы, а выходами — с соответствующими входами элемента ИЛИ, выход которого подключен к первому входу элемента И, вторым входом сое диненного с выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а выходом — с первым входом триггера готовности, второй вход и выход которого являются соответственно входом сброса и выходом блока. Блок формирования выходного кода обратнои связи содержит шесть регистров управления, первые входы которых подключены к соответствующим выходам дешифратора регистра управления, первым входом соединенного со входом, записи кода настройки блока, а вторым — со входом данных блока, вторыми входами регистров управления и первыми входами триггеров разрешения управления по записи, по чтению и по готовности, вторые входы которых подключены ко входу записи кода режима блока, а выходы — соответственно к первым входам первого, второго и третьего элементов И, выходами соединенных с соответствующими входами элемента ИЛИ, выход которого является выходом сопровождения данных. Выходы первого и второго регистров управления соединены с первыми входами соответствующих элементов И первой группы, вторыми входами подключенных ко второму входу первого элемента И и входу выборки кода обратной связи при записи блока. Выходы третьего и четвертого регистров управления соединены с первыми входами соответствующих эле-, ментов И второй группы, вторыми

845155

65 входами подключенных ко второму входу второго элемента И и входом выборки кода обратной связи при чтении блока. Выходы пятого и шестого регистров управления соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых подключены ко второму входу третьего элемента И и через формирователь импульсов ко входу выборки кода обратной связи по готовности блока. Выходы элементов И первой третьей групп подключены к соответствующим входам элементов ИЛИ группы, выходы которых являются выходом данных блока.

На фиг.1 представлена структурная схема устройства; на фиг.2-8 — функциональные схемы блоков устройства.

Устройство содержит блок 1 дешифрации команд процессора, блок 2 приема данных, блок 3 формирования сигнала прерывания, выходной 4 и входной 5 информационные регистры, блок

6 анализа входного кода обратной связи, блок 7 формирования- выходного кода обратной связи, блок 8 передачи данных, выходной 9 и входной 10 :правляющие регистры.

Блок 1 дешифрации команд процессора (фиг.2) содержит коньюнктор 11 (элемент И) приема, команды записи (2И), коньюнктор 12 приема команды чтения (2И), дешифратор 13 адреса двухвходовой, конь анктор 14 команды записи информации (2И), коньюнктор

15 команды записи управления (2И), коньюнктор 16 команды записи режима (2И), коньюнктор 17 команды записи настройки (2И), блок коньюнкторов 18 команд чтении (3 х 2И), первый 19, второй 20, третий 21, четвертый 22, пятый 23. и шестой 24 выходы блока.

Блок 8 передачи данных содержит блок коньюнкторов (элементов И) 25 передачи информационного кода (8 х 2И), блок коньюнкторов 26 передачи управляющего кода (8 х 2И), коньюнктор 27 передачи готовности

,2И), блок дизъюнкторов (элементов

ИЛИ) 28 передачи данных процессору (7 х 2И), дизъюнктор (элемент ИЛИ)

29 передачи готовности процессору (3 ИЛИ), первый 30 и второй 31 входы данных блока, вход 32 готовности блока И, вход 33 чтения блока.

На фиг. 4 показана одна из возможных реализации блока формирования . сигнала прерывания, содержащего коньюнктор 34 разрешения прерывания, триггер 35 разрешения прерывания, вход 36 установки блока, вход 37 кода режима блока, вход 38 записи кода режима блока.

На фиг. 5 показан пример реализации входного информационногc регистра (буфера) 5, включающего регистр 39 приемника информационный, триггер 40 резрешения фиксации, элемент НЕ 41

5 !

О

50 фиксации, дизъюнктор 4? фиксации (2 ИЛИ), вход 43 данных блока, вход

44 записи кода режима блока, вход

45 фиксации данных блока и выход

46 блока.

На фиг. 6 приведены реализация входного управляющего регистра (буфера) 10, содержащего регистр 47 приемника управляющий, триггер 48 разрешения фиксации, элемент НЕ 49 фиксации, диэъюнктор 50 фиксации ((2ИЛИ), вход 51 данных блока, вход 52 записи кода режима блока, вход

53 фиксации данных, блока и выход 54 блока.

Блок 6 анализа входного кода обратной связи (фиг..7) содержит регистры 55-58 маски, элемент HE 59 группы, элементы И (коньюнкторы) 60 груг.— пы (16 х 2И), (диэъюнктор) элемент

ИЛИ 61 формирования готовности (16 ИЛИ), элемент (коньюнктор) 62 разрешения готовности (2И), триггер

63 готовности, дешифратор 64 адреса регистра маски, триггер 65 разрешения готовности, вход 66 кода обратнои связи блока, вход 67 данных блока, вход 68 записи кода настройки блока, выход 69 записи кода режима блока, вход 70 сброса блока и выход

71 готов..ости блока.

Блок 7 формирования выходного кода обратной связи (фиг.8) содержит регистры 72-77 управления, элементы

И (коньюнкторы) 78, 79 и 80 первои, второй и третьей групп, элементы ИЛИ (дизъюнкторы) 81 группы автоматического кода управления (8 х 3 ИЛИ), дешифратор 82 адреса регистра управления, формирователь 83 импульсов г;.товности, триггер 84 разрешения управления ьо записи, триггер 85 разрешения управления по чтению,триггср 86 разрешения управления по готовности, элементы И (коньюнкторы)

87-89 разрешения управления по записи (2И) по чтению (2И), и по готовности (2И), элемент ИЛИ (диэьюнктор) 90 автоматическои записи кода управления (3 ИЛИ), вход 91 данных блока, вход 92 записи кода настроики блока, вход 93 записи кода режима блока, вход 94 выборки кода обратнои связи по готовности блока, вход 95 выборки кода обратной связи при чтении блока, вход

96 выборки кода обратнои связи при записи блока, выход 97 данных блока и выход 98 сопровождения данных блока.

Блок 2 приема данных от процессора представляет собой блок стандартных шинных формирователей, блок

8 передачи данных процессору является коммутирующей управляемои схемои, подключающеи к своему выходу один из трех информационных входов в зависимости от управляющего сигнала.

845155

Блок 1 дешифрации команд центральной системы предназначен для приема команд процессора и формирования по ним внутренних управляющих команд устройства.

Блок 2 приема данных связывает выходную шину данных процессора с внутренней шиной данных устройства.

Данные, поступающие из процессора, в зависимости от сопровождающих их команд записи предназначены либо для установки требуемых режимов ра.боты устройства, либо для Настройки блоков устройства на заданный алгоритм обмена информацией с заданным устройством ввода-вывода (ВУ),либо для передачи ее в ВУ.

Блок 8 передачи данных центральной системы предназначен для передачи данных в процессор по командам чтения, получаемым от ВУ или сформированных внутри устройства 20 сопряжения. Блок 3 формирования сигнала прерывания предназначен для формирования сигнала прерывания, сообщающего процессору о готовности устройства сопряжения продолжать об- 25 мен информацией с Ву. В регистрах (буферах) 4 и 9 формируются две группы независимых параллельных каналов передачи данных в ВУ. Разрядность этих регистров определяется количеа>твом линий шины данных. Буфер

4 в отличии от буфера 9 имеет два входа данных и соответственно два входа записи, т.е. кроме функции хранения данных, буфер 9 выполняет функцию мультиплексированию данных, поступающих по первому или второму его входам. Дьа входных регистра (буфера), информационныи 5 и управляющии

10;формируют две группы независимых параллельных каналов приема данных @

ВУ. Оба регистра выполняют функции и хранения данных и имеют разрядность, равную разрядности выходных регистров устройства. Входные регистры, кроме того, содержат управляющие схемы,поз- ф5 воляющие в зависимости от записанного в них кода режима независимо разрешать или запрещать функцию фиксации данных в этих регистрах.

Выходы этих регистров связаны с соответствующими входами блока 8 передачи данных. Выход регистра 10 связан также с входом кода обратной связи блока б анализа входного кода обратной связи для выполнения функции универсального автономного управления Ву. Блок б анализа входного кода обратной связи предназначен для определения момента появления на заданных выходных управляющих каналах ВУ, поступающих на регистр 10, 60 сигналов заданной формы, формирующих определенный входной код обратной связи. В момент сформирования заданного кода на выходе этого блока вырабатывается сигнал готовности, обеспе- 5 чивающий замыкание внутренней обратной связи, реализующей функцию универсального автономного управления и выполняющий, ряд других независимых функций внутреннего управления.

Блок 7 формирования выходного кода обратной связи предназначен для формирования на его выходе данных кода, определяемого сигналами, поступающими по его входам выборки, .и для выработки на выходе сопровождения сигнала для переписи этих кодов в выходной управляющий регистр.

Устройство работает следующим образом.

В исходном состоянии, все внутренние автономные функции устройства запрещены.

С точки зрения процессора устрой ство представляет собой два независимо адресуемых выходных регистра 4 и 9 и два входных регистра 5 и 10.

По командам записи данных в регистр 4 или 9 данные, поступающие из процессора через блок 2, запоминаются в одном из указанных регистров с помощью сигналов, поступающих по их входам записи данных. По командам чтения данных, поступающим на вход чтения блока 2, информация, снимаемая с регистра 5 или 10, в зависимости от адреса, указанного в команде, поступает в процессор.

Функции фиксации данных в регистрах 5 и 10, функции внутреннего автономного управления, а также функция прерывания.не используются. Этот режим идентичен режиму 0 прототипа.

Основным режимом работы устроиства является режим с использованием функций, выполняемых блоками б и 7, обеспечивающими режим универсального автономного управления

ВУ.

По командам записи кода режима блоки 6 и 7 включаются в работу. Коды режимов поступают по входам данных, независимо разрешая или запрещая формирование сигнала готовности (ГТ) блока 6 и любую из выборок кода обратной связи по соответствующим входным командам выборки в блоке 7.

Перед началом обмена информацией блоки б и 7 программно настраиваются на заданный алгоритм управления

Ву путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществляются только один раз,после чего обмен выполняется всего по одной команде чтения или записи информации.

По команде записи данных в информационный байт, передаваемый иэ процессора, помещается в регистр 4. Одновременно по этой же команде осуществляется выборка из блока 7 уп845155

10 (равляющего байта запроса ВУ. После этого процессор освобождается от обслуживания устройства.

По коду запроса ВУ включается в работу, читая информационный байт, записанный в регистре 4. Закончив цикл работы, ВУ выставляет код подтверждения, проявляюшийся на выходе входного регистра 10 и затем на входе кода обратнои связи блока 6, на выходе которого формируется сигнал готовности ГТ.

По этому сигналу в блоке 7 осуществляется выборка нового кода обратной связи, передаваемого в регистр 9, автоматически снимается выставленный запрос, и/или устанавливая при необходимости новый.

Одновременно сигнал готовности ГТ поступает в регистры 5 и 10, фиксируя поступающие в них данные иэ Ву,если соответствуюшие функции, реализуемые в этих регистрах, разрешены кодами режима. Кроме этого, сигнал готовности поступает на вход ГТ блока 8 и в блок 3. Последнии вырабатывает на входнои управляюшей шине процессора сигнал прерывания, если данная функция разрешена кодом режима, предварительно записанным в блок.

Процессар узнает о готовности устройства либо программно (анализируя сигнал ГТ с помощью команды чтения ГТ), либо через механизм прерывания. Получив готовность, процессор выдает следуюшую команду записи на устройства, передавая очередной информационный байт.

Чтение данных, поступающих из

ВУ в процессор, происходит в следующеи последовательности. ВУ выставляет очередной информационныи байт, поступаю>лий в регистр 5, и по одной или нескольким входным управляющим шинам код запроса, поступающий в регистр 10. Код запроса с выхода этого регистра поступает на вход кода обратной связи блока 6.В момент появления требуемого кода на выхоце этого блока формируется сигнал готовности ГТ, выполняющий те же функции, как и при записи информации.

Из блока 7 выбирается код обратной связи и записывается в выходной управляюший регистр, сообШая ВУ о занятости устройства. Восприняв сигнал готовности иэ устройства одним из указанных ранее способов,процессор выдает команду чтения, обеспечивающую передачу через блок 8 данных, поступающих из регистра 5.

Одновременно из блока 7 выбирается новый код, поступающий в регистр

9 для указания устройству ввода-выво да об освобождении устройства для приема следующего информационного байта.

Вход. сброса блока 6 используется для сброса установленного внутренне го сигнала готовности после того, как процессор воспринял его. Сброс осуществляется по каждой команде чтения для записи данных из устройства.

Описанная структура чтения и записи данных, передаваемых через устройство сопряжения является наиболее характерной для большинства Ву,однако не единственно возможной для данного устройства.

В частности, всегда независимо от использования этой функции можно записать любой код в регистр 9 или прочесть код, хранящийся в регистре 10, не изменяя режимов работы устройства.

Любая из внутренних управляющих

15 функций функции фиксации данных в регистрах 5 и 10, функция выборки кода обратной связи иэ блока 7 и функция прерывания может быть разрешена или эапрешена незави20 симо от других.

Важно отметить отличия, носящие не принципиальный характер, между данным устройством и устройствомпрототипом.

25 В прототипе реализуются три режима работы, причем в первых двух режимах можно .управлять направлением включения регистров группы А и группы В.

Однако для большинства ВУ, имеющих байтовыи формат передачи данных, обычной конфигурапией устройства сопряжения является конфигурация, содержащая один параллельный восьмиразрядный выходной регистр, один параллельный восьмиразрядный входной регистр для обмена данными и набор входных и выходных управляющих каналов, содержашин от 2 до 16 линий.

Поэтому конфигурация данного устроиства зафи.сирована: регистры 4 и

40 9 всегда выдают данные на Ву, а регистры 5 и 10 всегда принимают данные от Ву. Все регистры имеют одинаковую разрядность.

В результате в устройстве возможен широкий набор режимов работы, 45 перекрывающий все возможные реж мы и прототипа (кроме двунаправленного режима), а также создаюший новые воэможности по управлению широким классом ВУ. О Введенные программно настраиеваемые блоки, блок анализа входного кода обратной связи 6 и блок формирования выходного кода обратной связи 7, делают управляющий режим работы устройства Универсальным.

В предлагаемом устройстве реализуется внутренняя, автономная, многоканальная с перекрестной коммутацией каналов функция управления.

Блок анализа выходного кода обьо ратной связи, предварительно р и огаммно настроенный на заданный код, P позволяет зафиксировать момент п оявления определенного фронта сигнала на одном или нескольких входных

8451 55

12 каналах входного управляющего регистра. При этом независимо управляются как сами полярности фронтов, так и номера каналов.

Блок 7 формирования выходного кода обратной связи позволяет по одному из входных сигналов выборки установить в регистре 9 любой (наперед заданный) код, формируя тем самым любой уровень на любом выходном управляющем канале. В результате автономно (без участия процессора) реализуется унйверсальное внутреннее многоканальное с перекрестной коммутацией каналов управление ВУ.

Блоки устройства работают следую15 щим образом.

Коньюнкторы 11 приема команды записи и 12 приема команды чтения блока 1 предназначены для приема с управляющей шины процессора сигналов записи и чтения, обращенных к данному устройству. Дешифратор 13 служит для дешифрации. двух линий адресной шины процессора и для управления коньюнкторами 14-17 команд запи- 25 си и блоком 18 коньюнкторов команд чтения. По команде записи, обращенной к данному устройству, адрес, установленныи на входе дешифратора 13, открывает только один из коньюнкто- () ров 14 17. B результате сигнал записи с выхода коньюнктора 11 проходит на выход только одного из указанных коньюнкторов, формируя только один из внутренних сигналов записи; записи информации, записи управления, записи режима или записи настройки. По сигналу записи информации, снимаемому с выхода 19 блока, информационный восьмираэрядный I код с внутренней шины записывается в регистр 4.

По сигналу записи управления, снимаемому с выхода 20, этот код записывается в регистр 9. По сигналу записи режима, снимаемому с выхода 21 блока, значения отдельных разрядов 45 кода, установленного на шине данных, записываются в соответствующие триггеры разрешения блоков 3,5,6 и 7.

По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения четырех младших разрядов кода шины данных записываются в один из четырех регистров маски блока 6 или в один из шести регистров управления блока 7. При этом старшие разряды 55 (четыре) кода шины данных используются для адресации одного из этих десяти регистров. По команде записи также независимо от значения адреса на выходе дешифратора 13 формируется на выходе 24 блока 1 сигнал 60 сброса триггера готовности в блоке

6. По команде чтения, обращенной к данному устроиству, на втором входе блока 18 коньюнкторов команд чтения появляется сигнал чтения. 65

Блок 18 состоит из трех элементов И, управляемых с выхода дешифратора 13. На выходе блока 18 могут формироваться три сигнала чтения: чтения информации, чтения управления и чтения 1 oTQBHQGTH, определяемые тремя значениями адреса: адреса информации, адреса управления и адреса готовности соответственно. Сигнал чтения с выхода 22 блока 1, определяемый адресом информации, управления или готовности, управляет передачей в процессор или информационного кода иэ регистра 39, или управляющего кода из регистра 47, или кода готовности из триггера 63 готовности.

Кроме того, по сигналу записи информации или по сигналу чтения, определяемому адресом информации, осуществляются выборка из блока 7 соответствующего управляющего кода и запись е-о в регистр 9.

Блоки 25 и 26 элементов И (коньюнкторов) передачи управляющего кода блока 8 предназначены для передачи в процессор из Ву информационного или управляющего крдов соответственно. Коньюнктор 27 передачи готовности предназначен для передачи в процессор сигнала готовности, формируемого внутри устройства (в блоке 6) по управляющему коду. Передачи чераз указанные блоки 25 26 и 27 синхронизируются управляющими сигналами чтения, снимаемыми с входа 33 чтения блока 8. По сигналу чтения, определяемому адресом информации или адресом управления, восьмиразрядный информационный код, поступающии на вход 30 или восьмиразрядный управляющий код, поступающий на вход 31, проходит через блоки 25 или 26 соответственно. Причем младшие 7 разрядов информационного или управляющего кодов поступают на блок 28 дизъюнкторов, а старший восьмой разряд поступает на дизъюнктор 29, на одном из входов которого поступает сигнал готовности, синхронизированный на коньюнкторе 27 сигналом чтения, определяемым адресом готовности.

Триггер. 35 разрешения прерывания блока 3 предназначен для запоминания одноразрядного признака разрешения формирования запроса прерывания к процессору. Если триггер 35 находится в единичном состоянии, коньюнктор 34 разрешения прерывания пропускает сигнал готовности, снимаемыи со входа 38 установки блока.

Если этот триггер находится в нулевом состоянии, коньюнктор 34 закрыт и сигнал готовности блокируется.

Признак разрешения записывается в триггер 35 с определенного разряда шины данных, поступающего на вход

36 кода режима, по сигналу записи

14

13

845155

Схема выборки данных выполнена на трех группах элементов И 78-80 и элементах ИЛИ 81. При подаче на входы элементов И 78-80 сигналов выборки с входов 95 и 96 и,с выхода формирователя 83 на выходах этих элементов И и на выходе 97 появятся коды управления по записи, по чтению или по готовности соответственно.

Причем формирователь 83 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 94 выборки кода обратной связи по готовности блока.

Схема формирования сигнала записи включает в ce5a" элемент ИЛИ 90, элементы И 87, 88 и 89 и три триггера 84, 85 и 86. При единичных значениях выходных сигналов этих триггеров сигналы, поступающие с входов 96,95 и с выхода формирователя 83, проходят через элеме. ты

И 87, 88 и 89 и формируют на выходе элемента ИЛИ 90 и на выходе 98 сиг45

65 режима, поступающему на вход 37 записи коДа режима.

Конструктивно регистры 5 и 10 выполнены идентично. Информационный

39 и управляющий 47 регистры приемника служат для приема и хранения кодов, поступающих от ВУ, информационного и управляющего соответственно. Триггеры разрешения 40 и

48, элементы HE 41 и 49 и дизьюнкторы 42 и 50 фиксации предназначены для управления защелкиванием по сигналу готовности данных в регистрах 39 и 47 соответственно. Признаки разрешения фиксации (или защел-. кивания) записываются в триггеры

40 и 48 с определенных разрядов шины данных поступающих на входы 45 и 51, по сигналу записи режима,поступающему на входы 44 и 52 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие дизъюнкторы поступают на входы регистров, отключая функцию фиксации. Если на выходах триггеров разрешения — нулевые сигналы, то значения сигналов на входах регистров 39 и 47 определяются сигналом готовности, подаваемым на входы 45 и 53 фиксации данных соответственно. В момент перехода сигнала готовности из нулевого значения в единичное на входах регистров устанавливается нулевои сигнал, фиксирующий данные, хранящиеся в этих регистрах.

Блок б включает в себя память для хранения кода маски, схему маскирования прямых и инверсных значении разрядов кода обратной связи и схему формирования выходного сигнала готовности. Четыре четырехразрядных регистра 55-58 маски предназначены для хранения 16-разрядного кода маски, управляющего элементами

И 60 маскирования. Коды в регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 67 данных. При этом старшие четыре разряда кода, Снимаемые с этого же входа, поступают на второй вход дешифратора 64, предназначенного для указания номера регистра, в который производит=я запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа

68. Схема маскирования выполнена на элементах И 60 и элементе ИЛЦ. 61.

На выходе которого пропускается дизьюнкция тех прямых или инверсных значений разрядов, снимаемых с входа

66 и с вьхода элементов HE 59, которым соответствуют единичныс значения разрядов кода маски.

Схема формирования выходного сигнала готовности включает в себя триггер 63 и элемент И 62 разрешения готовности. Для фиксации момента появления готовности, т.е. задан5

t0

40 ного кода обратной связи, может быть; использован стандартный триггер с синхронизирующим входом записи. Выход элемента И 62 в этом случае должен быть подключен к синхронизирующему входу триггера.

При единичном значении выходного сигнала триггера сигнал с выхода дизьюнктора 61 проходит через конъюнктор 62 и запоминается в триггере 63, в противном случае этот сигнал блокируется, и следовательно, сигнал готовности на выходе 71 готовности блока б не формируется.Признак разрешения записывается в триггер 65 с определенного разряда шины данных, поступающего на вход 67 блока,по сигналу записи режима, поступающему на вход 69 записи кода режиМа. ТригГер 63 сбрасывается по сигналу, поступающему с входа 70 сброса блока.

Блок 7 содержит память для хранения выходных кодов обратной связи (управляющих кодов, передаваемых в регистр 9), схему выборки из этой памяти и схему формирования сигнала записи этих данных в регистр 9. Три пары четырехразрядных регистров управления 72-77 образуют три регистра для хранения восьми разрядных кодов управления при записи, при чтении и по готовности соответственно.

Коды в эти регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 91 данных.

При этом старшие четыре разряда шины, снимаемые с этого входа, поступают на второй вход дешифратора 82, предназначенного для указания номера регистра, в который производится запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа 22 на дешифратор.

16

845155 нал для записи кода обратной связи в регистр 9. При нулевых значениях выходных сигналов триггеров формирование сигнала на выходе 98 блока 7 блокируется. Признаки разрешения записываются в триггеры 84,85 и 86 с определенных разрядов шины данных, поступающих на вход 91.

Таким образом, область применения устройства расширена за счет предоставления возможности настройки интерферента применительно с конкретными ВУ, подключенными к данному устройству. При этом по сравнению с прототипом устройство имеет более высокое быстродействие.

Формула изобретения

1. Устройство для сопряжения процессора с устройствами ввода-вывода, gp содержащее блок приема данных, блок передачи данных, блок дешифрации, команд процессора; блок формирования сигналов прерывания, выходные и входные информационные и управляющие регистры, причем выход блока приема данных соединен со входом кода режима блока формирования сигнала прерывания, входами данных входного и выходного информационных регистров и входного управляющего регистра и первым входом данных выходного управляющего регистра, первый и второй выходы блока дешифрации команд процессора подключены соответственно ко входам записи данных выходных информационного и управляющего регистров, третий выход — ко входам записи кода режима блока формирования сигнала грерывания и входных управляющего и информационного ре- 40 гистров, а четвертый выход — ко входу чтения блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего 4 регистров, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства, в него введены блок формирования выходного кода обратной связи и блок анализа входного кода обратной связи, причем выход данных и выход сигнала сопровождения данных блока формирования выходного кода обратной связи соединен соответственно со вторым входом данных и входом записи кода обратной связи выходного управляющего регистра,входы выборки кода обратной связи при записи и при чтении, вход записи кода режима и вход записи кода настрой. ки — соответственно с первым, четвер.- ф0 тым, третьим и пятым выходами блока дешифрации команд процессора, вход данных — с выходом блока приема данныХ, а выход выборки хода обратной связи по готовности — co входами фиксации данных входных управляющего и информационного регистров, входом установки блока формирования сигнала прерывания, входом готовности блока передачи данных и выходом блока анализа входного кода обратной связи, входы записи кода. режима, кода настройки и вход сброса подключены соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных — к выходу блока приема данных, а вход кода обратной связи — к выходу входного управляющего регистра

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок анализа входного кода обратной связи содержит дешифратор адреса регистра маски, первый вход которого соединен со входом записи кода настройки блока, второй вход — co входои данных блока и первыми входами первого четвертого регистров маски и триггера разрешения готовности, а выходы со вторыми входами соответствующих регистров маски, выходы которых подключены к первым входам элементов И группы, вторыми входами соединенных со входом обратной связи и входами элементов НЕ группы, третьими входами — с выходами элементов НЕ группы, а выходами — с соответствующими входамк элемента ИЛИ, выход которого подключен к первому входу элемента И, вторым входом соединенного с выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а выходом — с первым входом триггера готовности, второй вход и выход которого являются соответственно входом броса и выходом блока.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок формирования выходного кода обратной связи содержит шесть регистров управления, первые входы которых подключены к соответствующим выходам дешифратора регистра управления, первым входом соединенного со входом записи кода настройки блока, а вторым — co входом данных блока, вторыми входами регистров управления и первыми входаМи триггеров разрешения управления по записи, по чтению и по готовности, вторые входы которых подключены ко входу записи кода режима блока, а выходы — соответственно к первым входам первого, второго и третьего элементов И, выходами соединенньг: с соответствующими входами элемента ИЛИ, выход которого является выходом сопровождения данных, выходы первого и второго регистров управления соединены с первыми входами соответствующих элементов И первой группы, вторыми входами подключенных ко второму входу первого элемента И и входу выборки кода об17

18

845155

10 ратной связи при записи блока, выходы третьего и четвертого регистров управления соединены с первыми входами соответствующих элементов И второй группы, вторыми входами подключен