Умножитель частоты следованияимпульсов

Умножитель частоты следованияимпульсов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик (1)845290 (61) Дополнительное к авт. свид-ву (22) Заявлено 300779 (2! ) 2808162/18-21 с присоединением заявки ¹ (23) Приоритет— (51)М. К,.з

Н 03 К 23/00

Государственный комитет

СССР но делам изобретений и открытий

Опубликовано 070781, Бюллетень № 25 (53) УДК б21.374..4 (088.8) Дата опубликования описания 07.0781 (71) Заявители

Институт проблем машиностроения АН Украинской и Харьковский инженерно-строительный институт (54 ) УМНО)КИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ

Изобретение относится к вычисли тельной технике и может быть использовано в составе контрольно-измерительных систем и систем автоматического управления.

Известно пересчетное устройство, содержащее линию задержки, коммутатор, элемент ИЛИ, делитель частоты, триггер, элемент И и счетчик импульсов P1) .

Недостатком данного устройства является невозможность получения равномерного расгределения выходных импульсов во времени.

Наиболее близко к предлагаемому 15 устройство для умножения частоты следования импульсов, содержащее ключ, элемент ИЛИ, формирователь импульсов, выход которого соединен с первым импульсным входом ключа, импульсный вы- 20 ход которого соединен со входом элемента ИЛИ и со счетным входом пересчетного блока, выходы сброса которого подключены к выходч сброса ключа, два элемента И, реверсивный счетчик импульсов, два генератора строба, линию задержки, включенную между элементом ИЛИ и формирователем импульсов, управляющие входы которой соединены с выходами реверсивного счетчика им- 30 пульсов, входы которого через элементы И подключены к выходам генераторов строба, вход первого из которых соединен с одним из входов второго элемента И и обнуляющим входом пересчетного блока, а вход второго с клеммой источника импульсов и вторым входом первого элемента И Е21 .

Недостатки данного устройства невысокое быстродействие и низкая надежность.

Целью изобретения является повышение быстродействия устройства при одновременном повышении надежности.

С этой целью в умножитель частоты следования импульсов, содержащий реверсивный счетчик импульсов и линию задержки, включенную между выходом элемента ИЛИ и входом формирователя импульсов, выход которого соединен с импульсным входом ключа, первый выход которого соединен с импульсным входом ключа, первый выход которого соединен со счетным, вторбй выход- с обнуляющим входами пересчетного блока, а управлякщий вход †. с выходом пересчетного блока, введены блок разделения, дополнительный элемент ИЛИ, регистр, логический блок, триггеры, дополнительные ключи и генератор им845290

50

60 пульсов, выход которого соединен с импульсным входом логического блока, выходы которого подключены к входам сложения и вычитания реверсивного счетчика импульсов, а тактовые вы- ходы — с тактовыми входами блока разделения, первый информационный вход которого подключен к входной шине, второй информационный вход — к счетному входу пересчетного блока, а первый выход — к первому входу элемента

ИЛИ, второй выход — ко второму входу элемента ИЛИ, импульсному входу первого дополнительного клича, счетному входу первого триггера и первому входу дополнительного элемента ИЛИ, второй вход которого соединен с обнуляющим входом пересчетного блока, импульсным входом второго дополнительного ключа и счетным входом второго триггера, а выход — с управляющим входом регистра, входы которого сое- 20 динены с разрядными выходами, реверсивного счетчика импульсов, а выходы с управляющими входами линии задержки.

Выходы первого и второго триггеров 75 соединены с управляющими входами соответственно первого и второго дополнительных ключей, выходы первого дополнительного ключа соединены с единичными, а выходы второго дополнительного клича — с нулевыми входами третьего и четвертого триггеров, выходы которых подключены к потенциальным входам логического блока, содержащего второй элемент ИЛИ, линию задержки и первый и второй элементы И, выходы которых, являясь выходами логического блока, соединены соответственно со входами сложения и вычитания реверсивного счетчика импульсов.

Импульсный вход логического блока соединен с импульсным входом первого элемента И и через линию задержки и непосредственно — c первым и вторым входами элемента ИЛИ, выход которого соединен с импульсным входом второго элемента И. Потенциальные входы первого и второго элементов И являются потенциальными входами логического блока и соединены соответственно с нулевыми и единичными входами третьего и четвертого триггеров

На фиг. 1 представлена структурная электрическая схема умножителя часто1 ты с педования импульсов; на фиг. 2 структурная электрическая схема логического блока.

Умножитель частоты следования импульсов содержит элементы ИЛИ 1, 2, формирователь 3 импульсов, генератор 4 импульсов, пересчетный блок 5, реверсивный счетчик б импульсов, блок

7 разделения импульсов во времени, линию задержки 8, регистр 9, логический блок 10, триггеры 11-14, ключи

15-17.

Логический блок содержит элементы И 18, 19, элемент ИЛИ 20, линию задер>кки 21.

Пусть входные импульсы следуют с периодом Т„, а Т„ =Т„ /К, пусть очередной период Т входных импульсов оказывается больше предыдущего, т.е. последний импульс пачки, порожденной предыдущим входным импульсом, фор.мируется раньше прихода очередного входного импульса, и равномерность распределения выходных импульсов нарушается.

Для сохранения этой равномерности необходимо обеспечить равенство а Т ат дт

2 К К 1 (здесь Ь Т=T — Т„, и i == ), т. е. увелиhT чить время задержки, линий задержки 2 пропорционально разности Т -Т„).

Если >хе Т i Т„, т.е. очередной входной импульс приходит раньше формирования последнего импульса пачки выходных, порожденных предыдущим входным импульсом, для равномерного распределения выходных импульсов следует уменьшить время задер>кки линий задержки 2 на величину, пропорциональную разности Т -Т2.

Существенно, что коэффициент пропорциональности равен при этом 1/К, т.е. определяется коэффициентом ум— ножения частоты (его величина регулируется изменением частоты импульсов на корректирующем выходе генератора импульсов 4) .

Именно такая коррекция времени задержки реализуется в предлагаемом устройстве путем добавления в .реверсивный счетчик б числа импульсов, пропорционального величине (Т -Т„)/К в случае T ) Т1, и величине (Т -Т )/К

1 в случае Т q Т

В исходном состоянии блок 5 установлен в нуль и задан коэффициент пересчета, равный требуемому коэффициенту умножения частоты. В соответствии с этим коэффициентом и периодом Т повторения входных импульсов устанавливается состояние реверсивного счетчика б и совпадающее с ним состояние регистра 9, задающее время задержки, необходимое для равномерного распределения выходных импульсов умножитель, триггер 11 устанавливается в единичное, а триггеры

12-.14 — у нулевое состояние (при этом импульсы на входы реверсивного счетчика б не поступают), первый выход блока 7 соединен через ключ 15 с единичным входом триггера 11, а второй выход клича 17 через ключ 1б — с нулевым входом этого триггера.

В соОтветствии с величиной К устанавливается частота импульсов на коррентирующем выходе генератора 4.

845290

Первый входной импульс, поступин на первый информационный вход блока

7, передается импульсом с первого так тового выхода генератора 4 на первый выход блока 7, т.е. на вход линии задержки 8 (через элемент 1), на единичный вход триггера 11 (через ключ

15), а также через элемент 2 — на уп:равляющий вход регистра 9. Триггер

11 и регистр 9 при этом остаются в исходном состоянии. .10

Спустя время ь импульс с выхода ли нии задержки 8 поступает на вход формирователя 3, с выхода которого — через ключ 17 — на счетный вход блока 5 и через блок 7 и элемент 1 — снова на вход линии задержки 8. Этот импульс

15 будет циркулировать указанным образом, формируя пачку выходных импульсов с интервалами Т, до тех пор, пока число на блоке 5 не достигнет величины К-1. При этом на его выходе по- 20 явится единичный сигнал и очередной т.е. К-тый импульс с выхода формирователя 3 поступит теперь на второй выход ключа 17, т.е. возвратит блок

5 в нуль, а так>хе установит н нуль через ключ 16 — триггер 11.

Если время 7 .установлено правильно, момент формирования К-того выходного импульса (т.е. импульса на втором выходе ключа 17) совпадает во времени с приходом очередного входного импульса, устанавливающего в единицу триггер 12 (так как триггер

13 был установлен н единицу) . Таким образом, состояния триггеров 11 и 12

35 по-прежнему оказываются различными, т.е. импульсы на входы реверсивного счетчика б не поступают.

Триггер 11 находится в единичном состоянии в интервалах между моментами поступления нечетных входных им- 40 пульсов (первого, третьего и т.д.) и моментами появления на выходе устройства К-тых импульсов — пачек, поро>хденных соответствующими нечетными входными импульсами. Иначе говоря, 45 триггер 11 устанавливается в единицу каждым i-тым входным импульсом (i=1, 3, 5...) и опрокидывается в нуль последним импульсом каждой пачки, порожденной i-тым входным импульсом.

Аналогично работает триггер 12, но с четными входными импульсами.

Если T„ „ =T„, момент возврата в нуль триггера 11 совпадает с моментом установки в единицу триггера 12 и наоборот, т.е. их состояния все . время различны, и импульсы на входы реверсивного счетчика не поступают.

Пусть теперь Т„, > Т;, т.е. К-тый импульс -той пачки приходит раньше, чем i+1-й входной импульс. В этом 60 случае в интервале времени Т;,„ -Т оба триггера оказываются в нулевом состоянии, ввиду чего импульсы с ,блока 10 начинают поступать на суммирующий вход реверсивного счетчика 6.,5

Количество этих импульсов пропорционально величине дiТ, благодаря чему (с учетом того, что частота корректирующих импульсов генератора 4 установлена в соответствии с реализуемым коэффициентом умножения К) время задержки изменится ровно настолько, >у 1 чтобы выполнялось равенство = — - - .

Изменение времени задержки произойдет, когда i+1-й входной импульс, поступив через блок 7 и элемент 2 на управляющий вход регистра 9, передаст в него новое, откорректированное указанным образом, содержимое ре. версинного счетчика 6.

Таким образом, если период входных импульсов увеличился, то уже в следующем периоде равномерность выходных импульсов будет восстановлена (появится только один интервал между последним импульсом i òoé пачки и первым импульсом i+1-й пачки).

Рассмотрим теперь случай, когда

Т. c T . Очередной входной i+1 A

1+1 1 импульс поступает теперь раньше последнего импульса пачки, порожденной предыдущим -тым импульсом. В результате с момента поступления i+1-го входного импульса и до момента прихода последнего импульса пачки, порожденной предыдущим i òûì входным импульсом, триггеры 11 и 12 находятся в единичном состоянии. Существенно, что длительность этого интервала времени оказывается н два раза меньше величины ТЛ -T-, так как входной

1+-1 импульс поступает в линию задержки 8 и начинает циркулировать н схеме вместе с предыдущим входным импульсом. Импульсы на счетный вход пересчетного устройства попадают теперь вдвое чаще, благодаря чему число их, недостающее до k, набирается вдвое быстрее, чем в случае отсутствия второго входного импульса, т.е. при циркуляции н схеме одного импульса.

Поскольку, как указывалось выше, для равномерного распределения выходных импульсов при сократившемся периоде входных требуется уменьшать время задержки ь на величину, пропорциональную разности Т„.-Т; „, тре,буется подать пропорциональйое этой разности число импульсов на вычитаю,щий вход реверсивного счетчика б, причем коэффициент пропорциональности должен быть тот же, что и в случае Т- ) T„. Такой алгоритм ре>+Я ализуется следующим образом: с момента установления триггеров 11 и 12 в единичное состояние импульсы, поступающие на импульсный вход логического блока 10, проходят на вы.од элемента 19, т.е. на вычитающи : нход реверсивного счетчика б, как непосредственно, так и через линию задержки 21, т.е. парами.

845290

Таким образом, поскольку время прохождения этих импульсов в два раза меньше величины Т;-Т„+„, а частота их поступления в дна раза выше, количество импульсов, поступающих на вычитающий вход реверсивного счетчика

6, оказывается пропорциональным величине Т„ -Т„+„ с нужным коэффициентом пропорциональности. Новое, скорl ректиронанное, содержимое реверсивного счетчика 6 будет передано в регистр 9 импульсом окончания пачки (со второго выхода ключа 17, т.е. импульсом сброса блока 5 н нуль), и с этого момента установится откорректированное значение времени задержки /., обеспечивающее равномерное рас- .> пределение выходных импульсов при новом периоде входных.

Формула изобретения 20

1..умножитель частоты следования импульсов, содержащий ренерсивный счетчик импульсов и линию задержки, включенную между ныходом элемента

ИЛИ и входом формирователя импульсов, выход которого соединен с импульсным входом ключа, первый выход которого соединен со счетным, второй выход с обнуляющими входами пересчетного блока, а /правляющий вход — с выходом пересчетного блока, о т л и ч а ю шийся тем, что, с целью повышения быстродействия устройства при одновременном повышении надежности, в него введены блок разделения, дополнительный элемент ИЛИ, регистр, логический блок, триггеры, дополнительные ключи и генератор импульсов, выход которого соединен с импульсным входом логического блока, выходы ко- 40 торого подключены к входам сложения и вычитания реверсивного счетчика импульсов, а тактовые выходы — к тактовым входам блока разделения, первый информационный вход которого подклю- 45 чен к входной шине, второй информационный вход — к счетному входу пересчетного блока, а первый выход к перному входу элемента ИЛИ, второй выход — ко второму входу элемента ИЛИ, импульсному входу первого дополнительного ключа, счетному входу первого триггера и первому входу дополнительного элемента ИЛИ, второй вход которого соединен с обнуляющим входом пересчетного блока, импульсным входом второго дополнительного ключа и счетным входом второго триггера, а выход — с управляющим входом регистра, входы которого соединены с разрядными выходами реверсивного счетчика импульсов, а выходы — с управляющими входами линии задержки, при этом выходы первого и второго триггеров соединены с управляющими входами соответственно первого и второго дополнительных ключей, выходы первого дополнительного ключа соединены с единйчными, а выходы второго дополнительного ключа — с нулевыми входами третьего и четвертого триггеров, выходы которых подключены к потенциальным входам логического блока.

2. Умножитель по п. 1, о т л и ч а ю шийся тем, что логический

/ блок содержит элемент ИЛИ линию заI держки и первый и второй элементы И, выходы которых, являясь выходами логического блока, соединены соответственно со входами сложения и вычитания реверсивного счетчика импульсов, импульсный вход логического блока соединен с импульсным входом первого элемента И и через линию задержки и непосредственно с первым и вторым входами элемента ИЛИ, выход которого соединен с импульсным входом второго элемента И, при этом потенциальные входы первого и второго элементов И являются потенциальными входами логического блока и соединены соответственно с нулевыми и единичными входами третьего и четвертого триггеров.

Источники ийформации, принятые во внимание при экспертизе

1. Авторское снидетельство СССР

Р 530463, кл. Н 03 К 23/00, 19.08.74.

2. Авторское свидетельство СССР

Р 499673, кл. Н 03 К 23/00, 05.08.74 (прототип).

845290 б"

Составитель О. Кружилина

Редактор Б. Федотов Техред A,À÷ Корректор О. Билак

Заказ 4209/6 Тираж 988 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгорол, ул. Проектпал, 4