Реверсивный преобразовательдвоичного кода b двоично- десятичный

Реверсивный преобразовательдвоичного кода b двоично- десятичный

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ

«»849198

Союз Советскнк

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 26.10.79 (21) 2837100/18-24 (51)М. Кл з с присоединением заявки ¹

G 06 F 5/02

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 230781,.Бюллетень № 27 (53) УДК 681. 325 (088. e) Дата опубликования описания 23. 07. 81 (72) Автор изобретения (О.С. Тархов

Научно-производственное объединение "Ге (71) Заявитель (4) РЕВЕРСИВНЫЙ ПРЕОБРЛЗОВЛТЕДЬ ДВОИЧНОГО кодл в двоично-десятичный

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств для автоматической обработки информации в реальном масштабе времени.

Известен реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр, управляемый шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход— с входом регистра,,последовательно соединенные генератор импульсов, тактовый и разрядный распределители, триггер знака, счетчик цифр и блок управления, причем информационный. вход инфратора двоичных эквивалентов соединен с выходом разрядного распределителя, а первый, второй и третий выходы распределителя тактов соединены с соответствующими входами блока управления, управляющие входы шифратора двоичных эквивалентов соединены с первым и вторым входом тактового распределителя, единичный выход триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пятым входом блока управления,нулевой выход триггера знака соединен с шестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соответственно, а третий выход соединен с управляющим входом регистра, выход счетчика цифр соединен.с седьмым входом блока управления (1) .

Наиболее близким по технической сущности к предлагаемому является реверсивный преобразователь двоичного кода в двоично-,десятичный, содержащий регистр и и, где п — число разрядов десятичного кода последовательно соединенных каскадов, каждый иэ кото2О рых содержит сумматор и блок формирования двоичных эквивалентов, двоичный выход которого соединен с пер- . вым входом сумматора, а десятичный выход является двоично-десятичным выходом соответствующего разряда преобразователя, второй вход сумматора является двоичным входом каскада и соединен с двоичным входом блока формирования двоичных эквивалентов, то управляющий вход сумматора является

849198 управляющим входом преобразователя и соединен с управляющим входом. блока формирования двоичных эквивалентов, выход сумматора является ныходом каскада, выход — n-ro каскада является выходом младшего разряда десятичного окисла и двоичным выходом преобразователя 2).

Недостаток таких преобразователей состоит в низком быстродействии,являющемся следствием циклического ре.жима работы и использования последовательных кодов.

Цель изобретения — увеличение быстродействия.

Поставленная цель достигается тем, что в реверсивном преобразователе двоичного кода в двоично-десятичный, содержащем регистр и и, (где n — число разрядов десятичного кода) последовательно соединенных каскадов преобразования, каждый из которых содержит сумматор и блок формиронания двоичных эквивалентов, двоичный выход которого соединен с первым входом сумматора, а десятичный выход является дноично-десятич- 25 ым выходом соответствующего разряда ..реобразователя, второй вход сумматора является двоичным входом каскада и ссединен с двоичным входом блока формирования двоичных эквивалентов, управляющий вход сумматора является управляющим входом преобразователя и соединен с управляющим входом блока формирования двоичных эквивалентов, выход сумматора является выходом каскада, первый вход регистра является двоичным входом преобразователя, а выход, регистра соединен с двоичным входом первого каскада, выход n-ro каскада являешься выходом младшего разряда десятичного числа и двоичным выходом преобразователя, десятичные входы блоков формирования двоичных эквивалентов являются входами старших десятичных разрядов преобразователя, второй 45 вход регистра является входом младшего десятичного разряда преобразователя, причем блок формирования двоичных эквивалентов содержит схему сравнения, два шифратора двоичных 50 эквивалентов, шифратор десятичного кода в двоично-десятичный, четыре группы элементов И, три группы элементов ИЛИ, элемент И, элемент НЕ и два дешифратора, причем первый

55 вход первого дешифратора соединен с первым входом схемы сравнения и является двоичным входом блока формирования двоичных эквивалентов, первый выход первого дешифратора соединен с первыми входами первых элементон 60

И и ИЛИ первых групп, остальные восемь его выходов подключены к первым входам соответствующих элементов И первой и второй групп и элементов ИЛИ первой группы, вторые 65 входы злементон И нторой группы соединены с управляющим входом первого шифратора двоичных эквивалентов и с выходом "меньше" схемы сравнения, выход "больше" которой соединен с первым входом элемента И и вторыми входами элементов И первой группы, вторые входы элементон ИЛИ первой группы соединены с выходами второго дешифратора, вход которого является десятичным входом блока формирования двоичных эквивалентов, выходы элементов И второй группы подключены к соответствующим входам первого шифратора двоичных эквивалентов и к первым входам соответствующих элементов .ИЛИ второй группы, вторые входы которых соединены с выходами первых восьми элементов И первой .группы, а выходы элементов ИЛИ второй группы соединены с первыми восемью входами шифратора десятичного кода в двоично-десятичный, девятый вход которого соединен с выходом десятого элемента И первой группы, выход шифратора десятичного кода в двоично-десятичный является десятичным выходом блока формирования двоичных эквивалентов, выходы второго шифратора двоичных эквивалентов соединены с первыми входами соответ- ствующих элементов И третьеЦ и четвертой групп и со вторым входом схемы сравнения, управляющий вход первого дешифратора является управляющим входом блока формирования двоичных эквивалентов и соединен со вторым входом элемента И и через элемент НЕ соединен со вторыми входами элементов И третьей группы, выход элемента И соединен со вторыми входами элементов И четвертой группы, а выходы первого шифратора двоичных эквивалентов третьей и четвертой группы элементов И соответственно подключены к первым, вторым и третьим входам соответствующих элементов

ИЛИ третьей группы, выходы которой являются двоичным выходом блока формирования двоичных эквивалентов.

На фиг. 1 представлена структурная схема предлагаемого реверсивно-. го преобразователя, на фиг. 2 структурная схема блока формирования двоичных эквивалентов.

Реверсивный преобразователь двоичного кода в двоично-десятичный содержит регистр 1, каскад 2 старшего десятичного разряда, каскад 3 нторого разряда десятичного числа, сумматор 4,.блок 5 формирования двоичного эквивалента, двоичный вход б преобразователя, вход 7 преобразонателя младшего разряда десятичного числа, управляющий вход 8 блока формирования двоичных эквивалентов,двоичный вход 9 и десятичный вход 10 блока формирования двоичных эквивалентов, двоичный выход 11 и деся- I

849198 о

30 тичный выход .12 блока формирования двоичных эквивалентов, выход 13 старшего десятичного разряда преобразователя, вход 14 старшего десятичного разряда преобразователя, выход 15 второго десятичного разряда преобразователя, вход 16 второго десятичного разряда преобразователя, выход 17 младшего разряда десятичного числа и двоичного числа, управляющий вход 18 преобразова,теля.

Блок формирования двоичных эквивалентов содержит первый дешифратор

19, элемент НЕ 20, первый шифратор

21 двоичных эквивалентов, первую группу 22 элементов И, схему 23 сравнения, первую группу 24 элементов ИЛИ, вторую 25 и третью 26 группы элементов И, второй шифратор 27 двоичных эквивалентов, элемент И 28, вторую группу 29 элементов ИЛИ, вто- 20 рой дешифратор 30, четвертую группу 31 элементов И, третью группу .32 элементов ИЛИ, шифратор 33 десятичного кода в двоично-десятичный.

Преобразователь работает следую- 25 щим образом.

В режиме преобразования двоичного кода в двоично-десятичный на управляющий вход 18 подается сигнал ло-. гической единицы, который поступает на управляющий вход 8 блока 5 формирования двоичных эквивалентов, чем обеспечивается подача сигнала на вход переноса в младший разряд и на входы старших разрядов, находящихся за пределами разрядности двоичных эквивалентов, комбинационного сумматора 4 для получения дополнительного кода из обратного кода двоичного эквивалента. Двоичный код преобразуемого числа A заносится по входу 6 40 в регистр 1. С выхода регистра 1 параллельным кодом число A подается на входы сумматора 4 и на вход 9 блока 5 формирования двоичных эквивалентов, относящихся к старшему 45 разряду десятичного числа 2.

В блоке 5 формирОвания двоичных эквивалентов определяется и на первом выходе 11 формируется обратный код двоичного эквивалента В = Ь;. 10

К (где Ь; = 1,2...9; = 0,1,2... номер .десятичного разряда) со старшим числом Ь: из условия А э В, С выхода 11 сформированный двоичный эквивалент подается на вход сумматора

4 и вычитается из преобразуемого двоичного числа А. Полученный остаток разности с сумматора 4 поступает на вхоД сумматора и двоичный вход блока формирования двоичных эквивалентов следующего каскада. d0

Кроме того, на выходе 13 первого каскада 2 в соответствии с выделенным числом b; формируется двоично.-десятичный код старшего десятичного разряда. Процесс формирования остатков.65 и двоично-десятичных кодов в следую-, щих десятичных разрядах происходит аналогично. Младший десятичный разряд получается непосредственно на выходе

17 четырех младших разрядов суммато ра 4(n-1)-го каскада..сятков, сотен и тысяч.

Таблица.1

10 1 0 0 0 1 0 1 0

20 2 0 0 1 0 1 0 0

30 3 0 0 1 .1 1 0 0

40 4 0 1 0 1 0 0 0

50 5 0 1 1 0 0 1 0

1 0 0

1 1 0

60 6 0 1 1 1

70 7 1 0 0 0

1 0 1 0 0 0 0

80 8

0 1 0

90 9 1 0 1 1

В режиме обратного преобразования на управляющий вход 18 подается сигнал логического нуля, который поступает на вход 8 блока 5 формирования двоичных эквивалентов, запрещая ввод числа по входу 9, на перенос в младший разряд и на входы старших разрядов, находящихся за пределами разрядности двоичных эквивалентов,сумМатора, так как в этом режиме происходит сложение чисел в прямом коде.

Старший разряд преобразуемого двоично-десятичного числа подается на вход 14 первого каскада 2, а младший разряд — на вход 7, т.е. на четыре младших разряда регистра 1. С регистра 1 младший разряд преобразуемого числа подается на вход сумматора 4 и складывается с двоичнЫм эквивалентом старшего десятичного разряда, который соответствует поданному на вход 14 двоично-десятичному коду. Полученная сумма с выхода сумма-.ора 4 поступает на первый вход сумматора следующего каскада. Далее процесс формирования двоичного числа происходит аналогично.

РезулЬтат преобразования снимается с выхода 17 сумматора 4 (n-1)-го каскада.

Рассмотрим работу блока формирования двоичных эквивалентов в режиме преобразования двоичного кода в "дво-. ично-десятичный.

В табл. 1, 2 и 3 представлены двоичные эквиваленты для разрядов де849198

Таблица 2

1ОО 1 0 0 0 1 1

О О 1 1 О О 1 О О О

200 2

3ОО 3 О 1 0 .0 1 0 1 1

400 4 О 1 1 О О 1 О О О О

500 5 О 1 1 1 1 1 О О О О

О О 1 О 1 1 О О О

600 6

700 7

800 8

900 9 о о о о о о о

О 1 О о о

О О О О 1 О О

Таблица 3

В Выход 14Р 13Р 12р 11р 10р 9р Sp 7р 6р 5р 4р ЗР 2Р 1р

I о о о о о о о

1 1 1,1 1 О 1 О О О

1 1 1 1 0 1

1ООО

2000 2, зооо з

О О 1 О 1 1 1 О.1 1 1 О О О

4000 4 О О 1 1 1 1 1 О 1 О О О О О

О 1 0 О 1 1 1 О О О 1 О О О

F000 5

6000 6

О 1 О о

1 О О О О

7000 7 О 1 1 О 1 1 О 1 О 1 1 О О О

8000 8 О 1 1 1 1 1 О 1 О О О О О О

9000 9 1 О О О 1 1 О О 1 О 1 О О О

Из табл. 1, 2 и 3 видно, что для выделения числа достаточно подать на дешифратор четыре тарших разряда в каждом десятичном разряде анализируемого двоичного числа. Для разряда десятков это разряды 4-7, а в разряде, 7-10, в разряде тысяч 11-14.Для более старших десятичных разрядов все происходит аналогично. Выделенное число Ь„. может быть и b †. 1,т.е требуется коррекция. Это определяется после сравнения анализируемого двоичного числа A и сформированного двоичного эквивалента В по выделенному числу b... Если Р > В, то

b„ Ko pe UHH He T e6 eT. Ec H A (В, то Ь„ требует коррекции, т.е. оно должно быть h; â€,1.

Блок формирования двоичных эквивалентов Работает следуюшим образом.

На вход 8 подается сигнал логичес.— кой единицы, который является разрешающим для, работы дешифратора 19 и элемента И 28 и запрещающим для группы 26 элементов И. Преобразуемое двоичное число A поступает через вход 9 на схему 23 сравнения и четыре соответствующих старших разряда на дешифратор 19. В первом каскаде чисЫ ло А поступает с регистра 1, а в остальных каскадах — с выходов сумматоров 4. На одном из девяти выходов

Ь дешифратора 19 будет сигнал,ко1 торый через один из элементов ИЛИ 24 щ поступает на шифратор 27 двоичных эквивалентов.

На выходе шифратора 27 формируется двоичный эквивалент В = b 10 ., К

1 у соответствующий выделенной шине Ь;, 849198

10 который на схеме 23 сравнения сравнивается с числом A. Если А з В, то сформированный двоичный эквивалент в обратном коде (инверторы на схеме не показаны) через группу 31 элементов И и группу 32 элементов ИЛИ поступает на выход блока формирования двоичных эквивалентов, а сигнал с выделенного выхода Ь через группу

22 элементов .И и группу 29. элементов

ИЛИ поступает на шифратор 33 десятичного кода в двоично-десятичный. На выходе 12 формируется двоично-десятичный код. Если A (В, то сигнал с выделенного выхода Ь„ поступает через группу 25 элементов И на шифратор 21, на выходе которого форми- 15 руется двоичный эквивалент В =

К (Ь1-1) 10 ), в обратном коде поступающий через группу 32 элементов ИЛИ на выход 11. Сигнал с группы 25 элементов И через группу 29 20 элементов ИЛИ поступает на шифратор десятичного кода в двоично-десятичный, и на выходе 12 формируется соответствующий ему двоично-десятичный код. 25

В режиме обратного преобразования разряды двоично-десятичного числа подаются через вход 10 на дешифратор 30. В соответствии с подан- . ным кодом на одном из девяти выходов

b. будет сигнал,, который через группу 24 элементов ИЛИ поступает на шифратор 27 двоичных эквивалентов.

На выходе шифратора 27 формируется соответствующий эквивалент двоичного числа, которнй через открытую группу 26 элементов И и группу 32 элементов ИЛИ поступает на выход 11.

Все остальные. элементы в этом режиме не участвуют. 40

Предлагаемый реверсивный преоб45 Разователь двоичного кода в двоичнодесятичный является универсальным и обладает большим быстродействием, что позволяет при его использовании в специализированных вычислительных устройствах, работающих в реальном масштабе времени, значительно повысить пропускную способность последних. Для работы этого устройства не требуется внешнего устройства управления..Время перевода чисел. не зависит от разрядности и определяется задержками на переключение логичес ких схем.

Реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр и и, (где Ь вЂ” чис65 ло разрядов десятичного кода) послеПри выбранной разрядности десятичного числа к преобразуемое двоичное число не должно превышать 10 -1. к

Работу устройства можно рассмотреть на примере преобразования числа 857. Предположим, что реверсивный преобразователь имеет четыре разряда и преобразует числа от 0 до

9999. Десятичных разрядов три, так как младший разряд снимается с выхода сумматора предпоследнего разряда. Разрядность регистра и сумматорОв равна 14. Число A85 =00001101011001 поступает с регистра 1 на первый каскад (разряд тысяч). Четыре старших разряда (11-14), поданные на дешифратор 19, нули, следовательно, на девяти выходах также нули. На выходах шифратора 27 сформируется двоичный эквивалент В нуля. На выходе схемы сравнения А В будет сигнал, и на выходе 11 устанавливается обратный код двоичного эквивалента нуля, который подается на сумматор и складывается.

1 на выходе Р

00001101011001 A

11111111111111 Bp — обратный код.

00001101011001 A@57 — остаток, На выходе 13 (разряд тысяч) устанавливается двоично-десятичный код нуля. С выхода сумматора остаток подается на следующий десятичный разряд (разряд сотен). Из табл.2 видно, что четырем старшим разрядам (10-7) с кодами 1100 или 1101 соответствует. выход ЬВ дешифратооа 19. На выходе шифратора 27 сформированный двоичный эквивалент 5 gpp = 1100100000.

После сравнения на выходе А > В появляется сигнал, и двоичный эквивалент в обратном коде с шифратора

27 поступает на сумматор и складывается.

00001101011001 АЭ57

11110011011111 ВЭ вЂ” обратный код

1 — осTBTOK

00000000111001 А57 остаток

На выходе разряда сотен устанавливается код 8 = 1000. Остаток с сумматора подается на следующий разряд (разряд десятков), Из табл.1 видно, что четырем старшим разрядам (7+4) с кодом 0111 соответствует выход Ь дешифратора 19. На выходе шифратора 27 сформируется В 0 =111100.

После сравнения на выходе А (В будет сигнал, на сумматор поступает скбрректированный обратный код

B50 = 110010 с шифратора 21.

OGGGGOGG111001

11111111001101 В о

00000000000111 выход сумматора .На выходе 14 предпоследнего десятичного разряда (разряд десятков) устанавливается код 5 = 0101, а на выходе 17 — двоично-десятичный код 7 = 0111 младшего десятичного разряда.

Формула изобретения

849198

12,довательно соединенных каскадов пре. образования, каждый из которых содержит сумматор и блок формирования двоичных эквивалентов, двоичный выход которого соединен с первым входом сумматора, а десятичный выход является двоично-десятичным выходом соответствующего разряда преобразователя, второй вход сумматора является двоичным входом каскада преобразования и соединен с двоичным входом блока формирования двоичных эквивалентов, управляющий вход сумматора является управляющим входом преобразователя и соединен с управляющим входом блока формирования двоичных эквивалентов, выход сумматора является выходом каскада преобразования, первый вход регистра является двоичным входом преобразователя, а выход регистра соединен с двоичным входом первого каскада преобразования, выход п-ого каскада преобразования является выходом младшего разряда десятичного числа и двоичным выходом преобразователя, о т л ич а ю шийся тем, что, с целью повышения быстродействия, н нем десятичные входы блоков формирования двоичных эквивалентов являются входами старших десятичных разрядов преобразователя, второй вход регистра является входом младшего десятичного разряда преобразователя, причем блок формирования двоичных эквивалентов содержит схему сравнения, два шифратора двоичных эквивалентов, шифратор десятичного кода в двоично-десятичный, четыре группы элементов И, .три группы элементов

ИЛИ, элемент И, элемент НЕ и два дешифратора, причем первый вход первого дешифратора соединен с первым входом схемы сравнения и является двоичным входом блока формирования двоичных эквивалентов, первый выход первого дешифратора соединен с первыми входами первых элементов И и

ИЛИ первых групп, остальные носемь его выходов подключены к первым входам соответствующих элементов И первой и второй групп и элементов

ИЛИ первой группы, вторые входы элементов И второй группы соединены с управляющим входом первого шифратора двоичных. эквивалентов и выходом "меньше" схемы сравнения, выход "больше" которой соединен с гервым .входом элемента И и вторыми входами элементов И первой группы, вторые входы элементов ИЛИ первой группы соединены с выходами второго дешифратора, вход которого является десятичным входом блока формирования двоичных эквивалентов, ныходы элементов И второй. группы подключены к соответствующим входам ,О первого шифратора двоичных эквивалентов и к первым входам собтветствующих элементов ИЛИ второй группы, вторые входы которых соединены с выходами первых восьми элементов И первой группы,. а выходы элементов

15 ИЛИ второй группы соединены с первыми восемью нходами шифратора деся- тичного кода в двоично-десятичный, 1. Авторское свидетельство СССР

$g 9 620975, кл. G 06 F 5/02, 1978. (1

?. Авторское свидетельство СССР по заявке (2759525,кл. G 06 F 5/02

10.04.79.

45 девятый вход которого соединен с вы ходом девятого элемента И первой группы, выход шифратора десятичного кода в двоично-десятичный является ,песятичным выходом блока формирования двоичных эквивалентов, выходы второго шифратора двоичных экнивалентон соединены с первыми входами соответствующих элементов И третьей и четвертой групп и со вторым входом схемы сравнеНия, управляющий вход первого дешифратора является упранляющим нходом блока формирования двоичных эквивалентов и соединен со вторьм входом элемента И и через элемент НЕ соединен со вторыми входами элементов И третьей группы, выход элемента И соединен со вторыми входами элементов И четвертой группы, а выходы первого шифратора дноичных эквивалентов третьей и четвертой группы элементов И соответственно подключены к первым,вторым и третьим входам соответствующих элементов ИЛИ третьей группы, выходы которых являются двоичным выходом блока формирования двоичных эквивалентов.

Источники информации, принятые во внимание при экспертизе

849 l98 тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6094/63

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4

Составитель M. Аршавский

Редактор С. Родикова Текред Т.Маточка Корректор Н. Швыдкая