Многоканальное устройство дляуправления буферизацией данных

Многоканальное устройство дляуправления буферизацией данных

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Реснублик

ОП ИСАНИЕ

И 3 0 g Р E T E Н И g < 184921Э

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 12.10.79 (21) 2830541/18-24 (51)M с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений и открытий

G 06 F 9/46 (23) Приоритет

Опубликовано 23.07.81, Бюллетень № 27 (53) УДК 681.325 (088. 8) Дата опубликования описания 23. 07. 81 (71) Заявитель (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

БУФЕРИЗАЦИЕИ ДАННЫХ

Изобретение относится к вычислительной технике и может быть использовано в каналах ввода-вывода ЭВМ и в устройствах для сопряжения.

Известно устройство для управления буферизацией данных, которое содержит триггеры хранения и триггеры состояния полного-пустого регистров буферной памяти, триггеры передачи из предыдущего в последующий регистр буферной памяти. Продвижение данных в устройстве осуществляется последовательно через все регистры буферной памяти. Причем байт данных в буферной памяти всегда сдвигается за один машинный такт до регистра буферной памяти, триггер состояния "полный" которого установлен j1) .

Однако, так как это устройство для своего управления требует до восьми. синхроимпульсов в такте, длительность такта у него значительная, поэтому частота работы устройства малая, возможности использования его ограничены и оно обладает малой: пропускной способностью.

Наиболее близким к изобретению по технической сущности и достигае. мому результату является многоканальное устройство для управления буферизацией данных, содержащее в ,каждом канале триггер и два элемента И. Устройство содержит .также,цва многовходовых элемента И и два элемента ИЛИ 2 .

Недостаток устройства состоит в том, что оно имеет незначительное быстродействие.

Цель изобретения — повышение быСтродействия

Поставленная цель достигается тем, что в устройство, содержащее в каждом канале триггер, в первом

15 канале элемент. И, в других каналах, кроме последнего, два элемента И, причем выход первого элемента И канала соединен с К-входом триггера канала, введены в первый и пос20 ледний канал элемент ИЛИ, во второй и последний канал - элемент задержки, а в другие каналы - два элемента ИЛИ, причем инверсные выходы триггеров каналов являются выходами устройсвва первый и второй управляющие входы устройства.соединены соответственно "с первьвй и вторым управляющими вйходами устройства и через элемент ИЛИ пер вого канала с 3 -входом триггера

849213 первого канала и инверсным входом элемента И первого канала, третий управляющий вход является третьим управляющим выходом устройства и соединен с входом первого элемента ИЛИ второго канала и инверсным входом первого элемента И второго канала, прямой выход триггера первого канала соединен с первым входом первого элемента ИЛИ третьего канала и через элемент задержки второго кана- о ла с первым входом второго элемента И второго канала и первым прямым входом элемента И первого канала, инверсный выход триггера второго канала соединен с вторым прямым .входом элемента И первого канала, выход второго элемен- 15 та И второго канала соединен с вторым входом первого элемента ИЛИ второго канала, выход первого элемента ИЛИ второго канала соединен с д -входом триггера второго канала, выход эле- 2О мента ИЛИ последнего канала соединен с первым входом первого элемента И предпоследнего канала и инверсным входом первого элемента ИЛИ предпоследнего канала, а через элемент 2 задержки последнего канала с Э -входом триггера последнего канала, инверсный выход триггера канала соединен с первым входом первого элемента И предыдущего канала, выход второго элемента ИЛИ канала, кроме второго и третьего каналов, соецинен с вторым входом первого элемента И предыдущего канала и инверсным входом первого элемента ИЛИ предыдущего канала, выход второго элемента ИЛИ .третьего канала соединен с вто-, рым прямым входом первого элемента И второго канала и инверсным входом второго элемента ИЛИ второго канала, выход второго элемента ИЛИ второго канала соединен с вторым входом второго элемента И второго канала, выход первого элемента ИЛИ канала, кроме первого и второго каналов, соединен с вторым входом второго элемента И канала, выход зторого элемента И канала,кроме второго канала, .соединен с Э -вхо- дом триггера канала, прямой выход триггера канала, кроме первого и 50 второго каналов, соединен с прямым входом первого элемента ИЛИ предыду- . щего канала и вторыми входами вторых элементов ИЛИ двух последующих каналов, прямой выход триггера второ- го канала соединен с вторыми входами вторых элементов ИЛИ третьего и четвертого каналов, прямой выход триггера, предпоследнего канала соединен с прямым входом первого элемента ИЛИ предыдущего 46 канала и первым входом элемента .ИЛИ последующего канала, прямым входом первого элемента ИЛИ пре дыдущего канала и первым входом эле-, мента ИЛИ последующего канала, пря- Ы мой выход тРиггера последнего канала соединен с прямым входом первого эле мента ИЛИ предпоследнего канала, первый и второй гасящие входы устрой-, ства соединены с R-входами триггеров соответственно предпоследнего и последнего каналов, а тактовый вход устройства соединен с С-входами триггеров, каналов.

Иа фиг. 1.представлена структурная схема устройства;. на фиг. 2 диаграмма работы устройства при управлении загрузкой по одному байту и. Разгрузке словами по 6 байтов, на фиг. 3 - диаграмма работы устройства при загрузке словами до 6 байтов и разгрузке по одному байту.

Устройство содержит буферную память 1, входы 2-10 устройства (информационные шины),выходы 11 и 12 (шины разгрузки) буферной памяти, Элементы ИЛИ 13-16, элементы 17 задержки, элементы 18-21 ИЛИ, элементы

22-28 И,элемент 29 задержки, триггеры 30-34, элементы 35-36 2И-ИЛИ триггеры 37-41 буферной памяти, каналы 42-46 устройства и регистры

47-51 буферной памяти.

Устройство работает следующим образом.

Нулевые выходы триггеров 30-34 управляют приемом в соответствующий регистр 47-51 буферной памяти 1.

Единичные выходы 3k -триггеров 30-34 указь .вают, что данный регистр буферной памяти 1 заполнен.

Буферная память 1 служит для хранения m байтов данных. Байты данных загружаются в буферную память 1 по одному байту либо словом по г байтов. Загрузка одного байта данных производится в регистр 47 через элемент 35 2И-ИЛИ по входу 3 (одному для всех разрядов регистра 47) и информационным шинам 2 (отдельная шина на каждый разряд регистра 47).

Загрузка по 6 байтов производится в регистры 47 и 48 через. элементы 35 и 36 2И-ИЛИ по входам 4 и 7 (по одной управляющей шине на каждый регистр 47 и 48) и информационным шинам 5 и 6 (отдельные шины на каждый разряд каждого регистра 47 и 48).

Прииятые в буферную память 1 бай-, ты данных сдвигаются до регистра 51 и выдаются по одному байту из регистра 51 либо словом по 8 байтов из последних регистров по шинам 11 и 12. йредположим, что первоначально буферная память 1 не заполнена и все триггеры 30-34 сброшены, т.е. на всех С-входах триггеров 37-41 регистров 47-51 буферной памяти 1 разрешающий высокий уровень. Сигналы на входах 2-7 отсутствуют, поэтому по заднему фронту синхроимпульса на входе 8 в регистры 47-51 буферной памяти 1 заносится нулевая информация.

8 49213

В первом такте (такт — время между передними фронтами соседних синхроимпульсов по входу. 8) производится прием байта A данных по шинам 2 и 3 в регистр 47 (фиг.2). Параллельно по входу 3 через элемент 16 ИЛИ, по 5 ,заднему фронту синхроимпульса по входу 8, устанавливается триггер 30, указывающий, что регистр 47 полный, и сбрасывается сигнал на С-входе триггера 37 регистра 47. !

О

Длительность такта выбрана таким образом, что к моменту прихода на вход 8 заднего фронта следующего синхроимпульса (второй такт) принятый байт A данных успевает перезаписаться (так как на всех входах разрешающий высокий уровень) по крайней мере в регистры 48 и 49 (т.е. и = 2 и осуществляется сдвиг байта данных на две ступени). Перезапись идет и далее (при усло-. 20 вии, что буферная память 1 пуста),-. насколько позволяет длительность такта, но устройство не фиксирует этот сдвиг.

Во втором такте по заднему фронту синхроимпульса на входе 8 триггер

30 сбрасывается высоким уровнем на элементе 22 И, а триггер 32 устанавливается через элементы 18 ИЛИ и

25 И, фиксируя тем самым, что байт данных сдвигается в регистр 49 (регистры 47 и 48 свободны).

В третьем такте по заднему фронту синхроимпульса на входе 8 триггер

32 сбрасывается высоким уровнем на элементе 26 И, а триггер 34 устанавливается высоким уровнем на элементе 29 задержки. Таким образом, байт A данных оказывается продвинутым от регистра 47 до регистра 51 и установлен триггер 34, указывающий, что 40 регистр 51 полный. Следующий байт. В данных принимается аналогично в регистр 47 (установлен триггер 30),но байт В данных сдвигается только до регистра 50, так как триггер 34 уста- 45 новлен. В четвертом такте по заднему фронту синхроимпульса триггер 30 сбрасывается, а устанавливается триггер 32 (указывая, что байт В данных сдвинут в регистр 49), а в следующем такте 5 по заднему фронту синхросигнала сбрасывается триггер

32 и устанавливается триггер 33 по цепочке элеМентов 15,19 и 23, указывая, что байт В данных сдвинут в регистр 50. Все последующие байты принимаются и сдвигаются аналогично.

Если слово в 6 байтов из буферной памяти 1 принимается в другое устройство по шинам 11 и 12 разгруз- 40 ки, после приема на входы 9 и 10, даются сигналы сброса, триггеры 33 и 34 сбрасываются и тем самым разрешается сдвиг в освободившиеся регистры 51 и 50 буферной памяти 1. 6S

Если в буферную память 1 нужно загрузить слово в В байтов, загрузка идет через элементы 35 и 36

2И-ИЛИ в регистры 47 и 48 (фиг.3), причем управляющий сигнал на входе

7 запрещает в этом случае сдвиг байта В данных из регистра 47 в регистр

48. В этом же такте параллельно с приемом информации в буферную память

1 устанавливаются триггеры 30 и 31, указывая, что регистры 47 и 48 заполены. Во втором такте байт A данных из регистра 48 сдвигается в регистр

50, устанавливается триггер 33, а триггер 31 сбрасывается высоким уровнем на элементе 24 И.

В третьем такте байт A данных из регистра 50 сдвигается в регистр

51 и соответственно устанавливается триггер 34, а триггер 33 сбрасывается. Байт В данных из регистра 47 сдвигается в регистр 49 и соответственно устанавливается триггер 32, а триггер 30 сбрасывается.

В четвертом такте байт данных из регистра 49 сдвигается в регистр

50 и соответственно устанавливается триггер 33, а триггер 32 сбрасывается. Таким образом, два байта данных А и В оказываются продвинутыми вдоль буферной памяти 1.

Если одчн байт данных выдается из буферной памяти 1 в другое уст ройство. по щине 11 разгрузки, на вход 10 дается сигнал сброса, триг" гер 34 сбрасывается и тем самым раз- . решается сдвиг в освободившийся. регистр 51 буферной памяти 1.

Увеличение количества ступеней, на которые сдвигается байт данных за один такт в буферной памяти 1, требует увеличения длительности т.акта.

Предлагаемое устройство может работать с частотой до 10 мГц. Причем, в зависимости от возможностей синхронизации, воэможностей используемых элементов и необходимых потребностей, можно выполнить его со сдвигом в буферной памяти на 2,3,4 и т.д. ступени в течение одного такта.

Кроме того, для своего управления устройство требует только одного синхроимпульса, длительность которого в пределах такта может изменяться в значительных пределах.

Формула изобретения

Многоканальное устройство для управления буферизацией данных, cqдержащее в каждом канале триггер, в первом канале элемент И, в других каналах,, кроМе последнего, два элемента И, причем выход первого элемента И канала соединен с К-входом триггера канала, о т л и ч а ю щ е-.

849213 е с я тем, что, с целью повышения быстродействия, оно содержит в первом и последнем каналах элемент

ИЛИ, во втором и последних каналах - элемент задержки, а в, других каналах - два элемента ИЛИ причем 5 инверсные выходы триггеров каналов являются выходами устройства, первый и второй управляющие входы устройства соединены соответственно с первым и вторым управляющими выхода- 10 ми устройства и через Элемент ИЛИ первого канала с 3 -входом триггера первого канала и инверсным входом элемента И первого канала, третий управляющий вход является третьим управляющим выходом устройства и соеди- 15 нен с входом первого элемента ИЛИ второго канала и инверсным входом первого элемента И второго канала, прямой выход триггера первого канала соединен с первым входом первого эле- 2Q мента ИЛИ третьего канала и через элемент задержки второго канала с первым входом второго элемента И второго канала и первым прямым входом элемента И первого канала, инверсный 25 выход триггера второго. канала соеди.нен с вторым прямым входом элемента

И первого канала, выход второго элемента И второго канала соединен с вторым входом первого элемента ИЛИ Зр второго канала., выход первого элемента ИДИ второго канала соединен с Э -входом триггера второго канала, выход элемента ИЛИ последнего канала соединен с пеРвым входом пеРвого элемента И предпоследнего канала и инверсным входом первого элемента, ИЛИ предпоследнего канала, а через элемент задержки последнего канала с -входом триггера последнего канала, инверсный выход триггера ка- 40 нала соединен с первым входом первого элемента И предыдущего канала, выход второго элемента ИЛИ канала, кроме второго и третьего канала, соединен с вторым входом пеРвого 45 (элемента И предыдущего канала и инверсным входом первого элемента ИЛИ предыдущего канала, выход второго элемента ИЛИ третьего канала соединен с вторым прямым входом первого элемента И второго канала и инверсным входом вторОго элемента ИЛИ второго канала, выход второго элемента ИЛИ второго канала соединен с вторым входом второго элемента И второго канала, выход первого элемента ИЛИ канала, кроме первого .и второго ка налов, соединен с вторым входом второго элемента И канала, выход второго элемента канала И, кроме второго канала, соединен с 7 --входом триггера канала, прямой выход триггера канала, кроме первого и второго каналов, соединен с прямым входом первого элемента ИЛИ предыдущего канала и вторыми входами вторых элементов ИЛИ двух последующих каналов, прямой выход триггера второго канала соединен с вторыми входами вторых элементов ИЛИ третьего и четвертого каналов, прямой выход триггера предпоследнего канала соединен с прямым входом первого элемента ИЛИ предыдущего канала и первым входом элемента ИЛИ последующего канала, прямой выход триггера последнего канала соединен с прямым входом первого элемента ИЛИ предПоследнего канала, первый и второй гасящие входы устройства соединены с R-входами триггеров соответственно предпоследнего и последнего каналов, а тактовый вход устройства соединен с С-входами триггеров каналов.

Источники информации, принятые во внимание при экспертизе

1. Каналы ввода-вывода ЭВМ Е с 10-20. М., "Статистика", 1976, с. 131, рис. 6,3.

2. Авторское свидетельство СССР

Р 522500, кл. G 06 F 9/18, 1976 (прототип).

849213

Гброс пе5хобам Щ И

ФР 2

Сбрсс тйебу l фиа 3

Составитель ф. Шагиахметов

Редактор Г. Кацалап Техред T,Маточка, Корректор H. Швыдкая.Заказ 6094/63

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, X-35, Раушская наб., д. 4/5 филиал ППП "Патент", r..Óæãîðoä, ул. Проектная,4