Устройство для управления режимамиобмена резервированной системы

Устройство для управления режимамиобмена резервированной системы

Иллюстрации

Показать все

Реферат

 

Союз Соввтския

Соцнанистическик

Pecnydnex

ОП ИСАИ ИЕ

ИЗОВРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ е .Ф (61) Дополнительное к авт. саид-ву (22) Заявлено 03. 07. 79 (21) 2790766/18-24 (5! ) М. Кл.

06 F 11/20

H 05 К 10/00 с присоединением заявки №

Госуяарстааииый комитат

СССР ио валам изобратеиий и открытий (23) Приоритет

Опубликовано 2307.81, Бюллетень ¹ 27 (53) УДК 681..327 (088.8) Дата опубликования описания 23. 07. 81 (72) Авторы изобретения

В.П. Тищенко, В.Г. Псарев и И.А. Король (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЖИМАМИ

ОБМЕНА РЕЗЕРВИРОВАННОЙ СИСТЕМЫ

1О

Изобретение относится к вычисли. тельной технике и может быть использовано в резервированных системах управления, а также в адаптивных резервированных устройствах повышенной надежности.

Известен блок сопряжения межсекционных связей вычислительного комплекса, содержащий мажоритарные схемы m иэ и (где n ) m), клапаны блокировки мажоритирования, обходные клапаны, схемы сборок и регистр управления со схемой выработки управляющих сигналов, причем управляющие 15 входы клапанов связаны шинами управления с соответствующими выходами схемы управления, подключенной к выходу регистра управления Г11 .

Однако при применении такого бло- 20 ка сопряжения вычислительного комплекса в автоматических системах недостаточно полно используются все возможности аппаратурной избыточности, в частности не обеспечивается перестройка структуры на оставшиеся исправные функциональные секции вы-, числительного комплекса при наличии одноименных неисправностей в отдельных секциях каждого яэ его каналов, 3(что в целом снижает надежность авто.матической системы.

Известна также система обработкн данных с утроенными блоками, содер-. жащая устроенные блоки обработки данных, соединенные при помощи утроенных стандартных соединений с блоками ЗУ. К каждому утроенному соединению блока системы для контроля потока информации подключен компаратор с мажоритарным органом таким образом, что компаратор в каждый момент оценивает данные, полученные по двум стандартным соединениям, а мажоритарный элемент — по трем стандартным соединениям 21 .

Недостатками известной системы являются потеря работоспособности при наличии отдельных неисправностей в двух или трех одноименных блоках памяти, а также отсутствие воэможности работы,от любого одного исправного блока ЗУ, что снижает возможности такой системы.

Наиболее близким к изобретению по технической сущности является устройство для управления режимом обмена мажоритарно-резервированной системы, содержащее дешифратор (дешифратор-шифратор), выходы кото849216 рого соединены с входами соответствующих элементов ИЛИ, а входы с. выходами регистра (регистр управления переадресацией), блок запрета режимов обмена, счетчик сбоев и блок анализа (блок контроля и адаптации структуры), первый и второй выходы которого соединены с соответствующими выходами регистра и дешифратора, а выходы — с первыми входами регистра, счетчика,сбоев и блока запрета режимов обмена, второй вход блока запрета режимов обмена соединен с соответствующими выходами дешифратора (3) .

Недостаток известного устройства оно не обеспечивает режимы управле- 11 ния обменом мажоритарно-резервированной системы, которые достаточно полно использовали бы все возможности аппаратурной избыточности, в частности не обеспечивает автоматического изме- gp нения адресов операндов (поканальная переадресация) и герестройку Hà оставшиеся функциональные блоки каналов мажоритарно-резервированной системы при наличии одноименных неисправностей в отдельных функциональных блоках каждого из каналов, что снижает надежность мажоритарно-резервированной системы, и не обеспечивает требуемую диагностичность ее сменных блоков.

Цель изобретения — повышение надежности резервированной системы, функционирующей в режимах с накоплением отказов, за счет поканальной переадресации и структурной перестройки различных массивов памяти запоминающих устройств, а также обеспечение диагностики неисправностей этой -системы в случаях такого количества и комбинации отказов в разрядах ячеек ЗУ, котОрое не позволяет работать 4р с данным массивом ни в мажоритарном режиме, ни в режиме переключения на любой один канал массива ЗУ (полный отказ во всех каналах массива постоянной памяти с резидентными программами), з счет автоматической переадресации этих блоков и выхода на программы самодиагностики, расположенные в других массивах постоян. ной памяти, т.е. расширение функциональных воэможностей. .Поставленная цель достигается тем, что в устройство, содержащее в каждом канале дешифратор-шифратор, входы которого подключены к выходам регистра управления переадресацией, 55 счетчик сбоев, выход предпоследнего разряда которого соединен с входом триггера переадресации, входящего в регистр управления переадресацией, причем вход счетчика сбоев подключен gp к контрольному входу устройства, а . выход его последнего разряда соединен с контрольным выходом устройства, в каждый канал введен блок переадресации, первые входы которого сое- у динены с соответствующими выходами дешифратора-шифратора, вторые входы — с инверсным выходом триггера переадресации, третьи входы подключены к адресным входам устройства, а выходы к адресным выходам устройства.

Кроме того, каждый блок переадресации содержит первую группу элементов И-НЕ, вторую группу, элементов

И-НЕ и элементы, НЕ, причем первые входы первой группы элементов И-НЕ подключены к первым входам блока переадресации, первые входы второй группы элементов И-НŠ— к вторым входам блока переадресации, вторые входы первой и второй групп элементов

И-НЕ соединены с выходами соответствующих элементов НЕ,входы которых подключены к третьим входам блока переадресации,а выходы первой и второй групп элементов И-НЕ подключены соответственно к выходам блока переадресации.

На чертеже представлена блок-схема устройства.

Резервированная система в каждом канале содержит центральный процессор 1 с блоком 2 контроля и адаптации структуры, блок 3 межканальных связей, запоминающие устройства 4, состоящие из блоков 5 оперативных запоминающих устройств (ОЗУ) и блоков б постоянных запоминающих устройств (ПЗУ), и устройство 7 для управления режимами обмена резерви рованной системы.

Устройство 7 для управления:режимами обмена содержит счетчик 8 сбоев, регистр 9 управления переадресацией, дешифратор-шифратор 10, триггер 11 переадресации, входящий в регистр. 9 управления переадресацией, блок 12 переадресации, состоящий из первой группы элементов 13 И-НЕ, второй группы элементов 14 И-НЕ и элементов

15 НЕ. Входы элементов 15 НЕ (третьй входы блока 1Z) подключены к адресным входам устройства 7, которые соединены с одноименными выходами разрядов адресов центрального процессора 1, характеризующих положение мас.— сива в блоках ЗУ (базовыЕ адреса),а выходы этих элементов соответственно подключены к вторым входам первой

13 и второй 14 групп элементов И-НЕ.

Первые входы элементов 13 И-НЕ (пер-, вые входы блока 12 переадресации) соединены с соответствующими выходами дешифратор-шифратора 10, а первые входы элементов 14 И-НЕ (вторые входы блока 12) подключены к инверсному выходу триггера 11 переадреса- ции. Выходы регистров 9 управления переадресацией соединены с входами дешифратора-шифратора .10, а управле- . ние входами 16 этого регистра осуществляется информационно-адресными магистралями центрального процессора 1. Счетный вход счетчика

849216.8 сбоев соединен с контрольным входом устройства 7 и далее подключен к контрольному выходу блока 2 контроля и адаптации структуры, который представляет собой устройство, контролирующее работу блоков ЗУ ЦВМ и способное при наличии неисправностей отключать от ЦВМ неисправные блоки и подключать исправные (т.е. осуществлять адаптацию структуры бло(ков ЗУ при возникновении отказов).

Выход предпоследнего разряда счетчика 8 сбоев подключен к единичному входу триггера 11, а выход последнего разряда счетчика 8 соединен с контрольным выходом 17 устройства.

Выходы первой 13 и второй 14 групп элементов И-НЕ являются выходами блока 12 переадресации и подклю чены к адресным выходам устройства 7 для управления режимами обмена, которые соединены с входами соответствую- 2О щих базовых разрядов адреса (первые входы), определяющих номер подключаемого массива блоков 4 запоминающих устройств. Выходы адресов, харак-. теризующих номер ячейки в массивах 25

ЗУ (вторые входы блоков 4), поразрядно объединены и подключены к одноименным адресным шинам центрального процессора 1 (на чертеже приведено подключение младшего разряда адре- ЗО сов блоков 4 к центральному процессору 1 и подключение их базовых ,разрядов к блоку 12)..

Информационные выходы блоков

ОЗУ и 6 ПЗУ объединены по магистральному принципу и во всех трех каналах соответственно подключены к мажоритарным входам блоков 3 межканальных связей, выполняющих функции мажоритирования или поканальной работы, 40 в зависимости от кода перестройки, поступающего с управляющего выхода блока 2 на управляющий вход блока 3, причем информационные выходы блоков

3 подключены к одноименным входам 4 центрального процессора 1.

Устройство работает следующим образом.

В исходном положении при отсутствии неисправностей в мажоритарнорезервированной системе регистр 9, триггер 11 и счетчик 8 имеют нулевые состояния. При этом с выходов дешифратора-шифратора 10, а также с инверсного плеча триггера 11 на первые входы элементов 13 и 14 И-HE поступают разрешающие высокие потенциалы. В процессе работы центрального процессора 1 с блоками 4 ЗУ на его адресных шинах формируются адреса блоков 5 и 6. Адреса, определяющие dO номер ячейки в массиве, поступают непосредственно на вторые входы всех блоков 4 ЗУ, а базовые адреса, определяющие номер подключаемого массива, дважды инвертируясь на элемен- 45 тах 15 HE и элементах 13 И-HE (или элементах 14 И-HE), поступают на первые входы блоков 4 ЗУ. При этом к информационной магистрали подключается для работы тот блок Зу,адрес которого совпадает с базовым адресом на входах центрального процессора 1, и .информация с этого блока(например блок 5 ОЗУ), пройдя через мажоритарные элементы блока 3, поступает на информационные входы цечтрального процессора 1.

В процессе длительного функционирования резервированной системы происходит накопление отказов в ее блоках 4 ЗУ. Появление отказов фиксируется в блоке 2, напримеР, поразрядным межканальным сравнением информации и (или) контролем по модулю два. При наличии пересекающихся неисправностей в одноименных ярусах мажоритирования (например, отказ первого разряда в двух каналах одного из блоков 5 ОЗУ), блок 2 производит поисК неисправного канала этого блока 5 ОЗУ, например, анализом результатов контроля по модулю два в каждом из каналов либо по результатам тестового контроля, проведенного в каждом канале блока 5 ОЗУ. Далее выдачей соответствующего сигнала со своего управляющего выхода, блок 2 переключает мажоритарные элементы в блоках 3 на работу от одного канала исправного блока 5 ОЗУ. Однако в случаях появления любой неисправности в оставшемся блоке 5 ОЗУ данный массив памяти ОЗУ и программы в массивах памяти исправных ПЗУ, использующие адреса отказавшего массива 5 ОЗУ, становятся недоступ ными для их использования.

Устройство позволяет в такой си-. туации произвести преобразование адресов любого неисправного массиваОЗУ в адреса отказавшегося и тем самым исполнить указанные программы, находящейся в массивах постоянной памяти. С этой целью центральный процессор 1 по программе, обнаружев-; шей данную неисправность в блоке 5

ОЗУ, производит установку определенного кода на регистр 9 управления переадресацией, по которому на двух выходах дешифратора-шифратора 10, соответствующих базовым адресам данного неисправного блока ОЗУ и второго исправного блока ОЗУ, появляются сигналы, запрещающие прохождение базовых адресов от центрального процессора 1. Появление на входах соответствующих двух элементов 13

И-НЕ постоянных потенциалов "логический 0" формирует по входам базовых разрядов адреса блоков 5 ОЗу.постоянные потенциалы "логическая 1", по которым код базового адреса неисправного блока отличается от предыдущего

849216

Э третий массив (базовый

35 адрес 004000 );

005777@

При этом пусть неисправности по разрядам информации для всех трех каналов блоков 5 ОЗУ распределяются следующим образом:

Первый массив ОЗУ (1) Канал 1-1 О

Канал 2-1 С

Канал 3-1

Канал 1-I I

Канал 2-II

55 Ка„ал 3-!,!

1-! f I

2-!! I

3-I I I

Канал

Канал

Канал значения, а базовый адрес подключаемого исправного блока соответствует адресу неисправного блока 5 ОЗУ. Причем, если центральный процессор 1 выходит на программу обращения к неисправному блоку 5 ОЗУ и формирует

его адрес, за счет переадресации исправного и,неисправного блоков, происходит обращение к исправному блоку

5 ОЗУ.

Таким образом, преобразование адресов исправных блоков 5 ОЗУ в соответствующие ацреса неисправных блоков позволяет центральному процессору 1 исполнять программы блоков ПЗУ, которые используют адреса неисправных в трех каналах блоков 5 ОЗУ. Програм- 5 мная переадресация блоков 5 ОЗУ, вы- полняемая установкой соответствующих кодов на регистр 9, позволяет гибко производить взаимозамену неисправных блоков на соседние исправные 20 до тех пор, пока будет исправен хотя бы в одном канале любой блок 5 ОЗУ.

Таки меры повышения надежности резервированной системы особо эффективны при работе системы в экономи- 25 чных энергетических режимах с отключением-включением отдельных блоков резервированной системы, так как при этом замещение отказавших блоков 5

ОЗУ может осуществляться после включения блоков 5 ОЗУ; находящихся в холодном резерве, и последующей их переадресации взамен неисправных.

Неисправные блоки 5 ОЗУ в данном случае могут быть отключены по питанию.

В процессе накопления отказов,при котором эсе блоки 5 ОЗУ по всем каналам имеют неисправности, возможны ситуации распределения неисправностей между каналамн блоков 5 ОЗУ, имеющих различные базовые адреса, таким образом, что по любому разряду информации не будет отказов в m из и каналов. При этом объединение таких блоков 5 ОЗУ, принадлежащих различным базовым адресам и различным каналам резервированной системы, в мажоритарную структуру (устанавливает.ся мажоритарный режим в блоках 3), позволяет принимать правильно инфор- 50 мацию за счет ее поразрядного мажоритирования. С этой целью устройство позволяет преобразовать. базовые адреса в разных каналах различных массивов 5 ОЗУ так, чтобы получить массив 5 ОЗУ, с которым можно работать в мажоритарном режиме. Данная цель достигается поканальной переадресацией массивов 5 ОЗУ. Для этого в каждом канале устройства 7 электрические цепи информационных входов N

16 регистра 9 управления разводят таким образом, что запись каждого триггера в регистре 9 управления выполняется по своему, отличному от других каналов, разряду на информационных выходах 16 центрального процессора 1. Например, первый разряд регистра 9 в первом канале записывается от первого разряда информационных входов 16, первый разряд

Регистра 9 второго канала — по второму разряду информационных входов

16, а первый Разряд третьего каналапо третьему разряду информационных входов 16. При наличии йа регистрах 9 ода, соответствующего поканальной ереадресации, на выходах дешифраторов-шифраторов 10 в каждом канале устанавливаются различные коды информации. Это позволяет осуществлять соответствующим образом переадресацию разных в каналах массивов 5 ОЗУ по трем каналам, приводить их к одному базОвому адресу, который требуется по программе, и работать с этими блоками 5 ОЗУ в мажоритарном режиме системы.

Пример. Пусть мажоритарнорезервированная система имеет три массива блоков 5 ОЗУ, емкостью памяти 2К шестнадцатиразрядных слов каждый, в диапазоне адресов первый массив (базовый

000000 адрес 0000008)

В второй массив (базовый

003777 адрес 0020008 );

Ор ip 2р Зр 4р ... 15p

ВтоРой массив ОЗУ (!!) Ор 1р 2р Зр 4р ... 15p

Третий массив ОЗУ (!!!) Ор 1р 2р Зр 4р ... 15р

849216

Знаком "Х" обозначен неисправный разряд в массиве по своему каналу.

Показан отказ по соответствующему разряду1для всех ячеек массива (напри-, мер, полупроводниковое ОЗУ).

Йи один иэ массивов 5 ОЗУ не способен функционировать ни в мажоритарном режиме, ии в поканальных ре- жимах. В процессе выполнения алго( ритмов работы данной системы произ(водится идентификация неисправностей 1О к .адресам ячеек массивов ОЗУ и .разрядам информации в этих ячейках. При этом каждый...массив ячеек ОЗУ представляется в виде матрицы, в которой столбцами янляется адреса ячеек ОЗУ, а строками - разряды информации. Рас- 15

,пределение .неисправностей в массивах.

ОЗУ в алгоритмах описывается матрицей распределения .неисправностей.

I 20

Если предположить, что используются полупроводниковые ОЗУ, для которых отказ одного разряда в ячейке (одного элемента БИС) соответствует отказу целого массива по этому разряду, матрица распределения неисправ- ностей будет соответствовать фигурам, приведенным для массивов 1, 11 и III.

Если, например, необходимо исполнять программы ПЗУ, в которых задействованы адреса первого массива ОЗу,по 30 программе поиска неисправной конфигурации блоков 5 ОЗУ, анализируются матрицы распредеЛения неисправностей во всех трех массивах и трех каналах блоков 5 ОЗУ и выбирается из девяти . 35 каналов блоков 5 ОЗУ три канале, в которых отсутствуют пересекающиеся .неисправности в одноименных ярусах (разрядах) мажоритирования. В данном случае одна из таких структур имеет вид

Первый массив ОЗУ (!)

Ор 1р 2р Зр 4р ... 15p

Канал 1-1

Канал 2-1

Канал 3-1 S0

Далее на регистр 9 устанавливается код, который в каждом из каналов устройства воспринимается дешифраторами-шифраторами 10 по разному:, 55 для первого канала на всех выходах дешифратора-шифратора 10 потенциалы

"логический 1", что соответствует отсутствию переадресации для этого канала для второго канала на выходах р дешифратора-шифратора 0 код, соответствующий базовому адресу второго массива блоков 0020008, для третьего канала — код, соответствующий базовому адресу третьего массива 0040008 Я

Если центральный процессор 1 сформирует, например, адреса 000000g001777в первого массива, по этому адресу к информационной магистрали подключается в первом канале первый массив, во втором канале — второй, а в третьем канала — третий массив блоков 5 ОЗУ.

Таким образом, резервированная система может обеспечить исправную работу при наличии множественных отказов в ярусах мажоритирования.

При длительной работе резервированной системы накопление отказов производится как в блоках 5 ОЗУ, где большинство из этих неисправностей парируется аппаратом, так и в блоках 6

ПЗУ. Работа многих управляющих ЦВМ начинается исполнение программ самопроверки ЦВМ, которые расположены в ПЗУ, с диагностикой возможных неисправностей.При этом возможны такие отказы в массиве ПЗУ (с адресов которого начина-, ется работа ЦВМ), которые не позволяют выполнить самопроверку ни в мажоритарном режиме, ни в режиме переключения на один исправный канала.

Устройство позволяет введением автоматической переадресации по командам счетчика 8 сбоев переключаться на адреса программы самопроверки, расположенной в другом, независимом от отказавшего, массива. При этом по каждому включению ЦВМ резервированная система при отсутствии работоспособной конфигурации ПЗУ переключается нз мажоритарного режима в режим работы одним блоком 6 ПЗУ путем переборов резервных каналов с помощью блоков 3 и 2 и повторного пуска программы с начального адреса. .После каждого очередного перебора блоков 6 ПЗУ блок 2 на своем контрольном выходе формирует сигнал, который поступает на вход счетчика 8 сбоев °

Количество таких возможных конфигураций блоков 6 ПЗУ подсчитывается счетчиком 8 и при достижении предельного количества сбоев, при котором все три канала блоков 6 ПЗУ имеют отказы, на первом выходе этого счетчика появляется сигнал, по которому триггер 11 устанавливается в единичное состояние. С инверсного плеча этого триггера на первые входы схем 14 И-НЕ поступает потенциал

"логический 0", по которому аналогичным образом происходит переадресация блоков 6 ПЗУ.

Например, если исполнительный адрес неисправного блока 6 ПЗУ, явля-ющийся начальным адресом включения центрального процессора 1, равен

040000з,a исполнительный адрес исйравного блока с программами диагностики - 0600008, а установкой в единичное состояние триггера 11 исправный блок 6 ПЗУ подключается к

849216

12 центральному процессору 1. Появление на выходе процессора начального адреса включения 040000з воспринимается исправным блоком 6 ПЗУ как адрес 060000 .

Изобретение обеспечивает работоспособность при множественных отка= зах в различных массиваМ и каналах блоков ОЗУ, когда аппарат поканальной . перестройки структуры этих блоков не способен обеспечить исправную работу, но имеется хотя бы одно сочетанке каналов в раэличнык массивах

ОЗУ, обеспечивающее мажоритарный режим работы, что в целом повышает надежность резервированной системы.

При этом пределы коррекции ошибок, устройством в блоках ОЗУ можно определить следующим образом. Если ко личество массивов ОЗУ в каждом канале равно п, количество вариантов коррекции ошибок в общем случае будет,20

К = n у ч еeтTо м M тTоoг о©, что после пере- адресации массивов в любом из каналов информация по каждому разряду массива мажоритируется.

Формула изобретения

1. Устройство для управления режимами обмена..резервированной системы, содержащее в каждом канале дешифратор-шифратор, входы которого подключены к выходам регистра управления переадресацией, счетчик сбоев, выход предпоследнего разряда которого соединен с входом триггера переадресации, входящего в регистр управления переадресацией, вход счетчика сбоев подключен к контрольному входу устройства, а выход его последнего разрягга соединен с контрольным выходом, устройства, о т л.и ч а ю щ е е с я тем, что, с целью повышения надежности и расширения функциональных возможностей устройства, оно содержит в каждом канале блок переадресации, первые входы которого соединены с

-соответствующими выходами дешифратора-шифратора, вторые входы — с инверсйьщ выходом триггера переадресации, третьи входы подключены к адрес ным входам устройства, а выходи - к адресным выходам устройства.

2. Устройство йо...п.1, о т л ич а ю щ е е с я тем,-.что блок переадресации содержит первую группу эле= ментов И-НЕ, вторую группу элементов

И-НЕ и элементы НЕ, причем первые входы первой группы элементов И-НЕ подключены к первым входам блока переадресации, первые входы второй группы элементов И-.НЕ- к вторым входам блока переадресации, вторые входы первой и второй групп элементов И-HE соединенИ с-выходами соответствующих элементов НЕ, входы которых подключены к третьим входам блока переадресации, а выходы первой и второй групп элементов И-НЕ подключены соответственно к выходам блока переадресации.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 308430, кл. G 06 F 15/16,1970.

2. Патент Франции Р ?163284, кл. С 06 F 11/00, 1973.

3. Авторское свидетельство СССР

9 564637, кл. G 06 F 11/00, 1975 (прототип).

849216

f7

Составитель. И. Король

Техред A.À÷ Корректор Г. Решетник

Редактор Г. Кацалап

Филиал ППП "Патент", r..Óæãîðîä, ул. Проектная,4

Заказ 6094/63 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5