Корреляционное устройство дляопределения задержки

Корреляционное устройство дляопределения задержки

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 090779 (21) 2793398/18-24 (51) М. КЛ. с присоединением заявки ¹ (23) Приоритет—

G 06 F 15/336

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 23.07.81. Бюллетень № 27

Дата опубликования описания 230781 (53) УДК 681. 323 (088. 8) (72) Авторы изобретения

Н.М.Кедо, В.В.Кедо и В.A.Óïüÿíîâ (71) Заявитель (54) КОРРЕЛЯЦИОННОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

ЗАДЕРЖКИ

Изобретение относится к специализированным средствам цифровой вычислительной техники и может быть использовано для определения задержки между исходным и опорным сигналами в корреляционных измерителях скорости и дальномерах.

Известен корреляционный измеритель, содержащий линии задержки, интеграторы, блоки умножения, коммутаторы и дешифраторы (1).

Однако устройство не обеспечивает высокой точности в широком диапазоне измеряемых задержек и требует боль.— ших затрат оборудования.

Наиболее близким к изобретению является корреляционное устройство для определения задержки, содержащее делитель тактовой частоты с переменным коэффициентом деления и мультиплексор, что позволяет обеспечить в широком диапазоне измеряемых задержек малоизменяющийся дискрет (2)-, Недостатком известного устройства является непостоянство времени анализа для различных ординат корреляционной функции, определяемое дискретным характером тактовой частоты . (изменение коэффициента. деления делителя тактовой частоты), что определяет невысокую точность определения времени задержки при сравнительно высоком быстродействии устройства., либо низкое быстродействие устройства при сравнительно высокой точности при большом объеме оборудования и повышенных требованиях к быстродействию элементов схемы..

Кроме того, чем выше требуемая точность измерения задержки, тем выше должна быть частота тактового генератора, тем больше время анализа корреляционной функции, соответственно, увеличение скорости анализа

15 корреляционной кривой ведет к сниже-нию точности определяемой временной задержки.

Цель изобретения — повышение быстродействия устройства и увеличение

20 точности измерения временной задержки. б Поставленная цель достигается тем, что в устройство, содержащее первый регистр сдвига, информационный вход которого является первым входом устройства, тактовый генератор, вы- ход которого подключен к счетному входу делителя .частоты, выход которого соединен с управляющими входами

30 первого и второго регистров сдвига, 849726 проси-.,р; зонатоль сигнал — частота, перныи вход которого является вторым входом устройства, второй вход объединен с входом второго регистра сдвига и подключен к выходу. мультиплексора, третий вход преобразователя сигнала — частота подключен к выходу второго регистра сднига, реверсинный счетчик, выходы младших разрядов которого подключены к соответствующим установочным входам делителя частоты, а выходы старших разрядов соединены с управляющими входами мультиплексора, введены блок управления, арифметический блок, коммутаторы по числу ячеек первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядными выходами соответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока управления подключены соответственно к перному и второму выходам преобразователя сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подклю .ены к соотнетствующим входам реверсивного счетчика, третий ныход соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которого подключены соответственно к выходам младших и старших разрядов реверсивного счетчика.

Кроме того, блок управления содержит триггер, дна элемента И, три элемента ИЛИ, дна реверсивных счетчика и счетчик, входы первого реверсивного счетчика являются сооТветстненно первым и вторым входами блока управления, третьим входом которого является вход счетчика,выход которого подключен к первым входам первого и второго элементов

И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика, которые являются соответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядные выходы второго реверсивного счетчика, первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нуля счетчика.

65 руются сигналы, частоты которых пропорциональны значениях взаимокорреляционной функции опорного и исходного сигналов н двух тo."êàõ, соответствующих двум мал. ;тли ающимся значениям:=.àäñ.:;.;õ.ê :. лк>г ног<. сигнала.

На фиг.1 изображено предлага мое устроистно; на фиг.2 — схема блока преобразования сигнал-частота; на фиг.3 — схема блока управления.

Первый вход устройства соединен с входом регистра 1 сдвига, выход каждой ячейки регистра сдвига, кроме последней, соединен с входом следующей ячейки, последние п разрядов каждой ячейки через коммутаторы 2

10 соединены с соответствующими входами мультиплексора 3, причем йк=ЯМ„, . где N — число разрядов между входом регистра 1 и выходом ячейки с номером к; Н„ — число разрядов между .входом, регистра 1 и выходом преды1 дущей ячейки п = 2п, где и число разрядов ячейки с номером к, соединенных с коммутатором; и число разрядов предыдущей ячейки регистра 1, соединенных с коммутато20 ром.

Выход мультиплексора 3 соединен с входом преобразователя 4 сигнал-частота и входом регистра 5 сдвига, выход которого соединен с другим вхо25 дом преобразователя 4. Третий вход преобразователя 4 подключен к второму входу устройства, выходы преобразователя 4 через блок 6 управления подключены к счетным входам ренерсивноЗ0 го счетчика 7, третий выход блока

6 соединен с управляющими входами коммутаторов 2, и входом арифметического блока 12, выход последнего разряда из группы младших разрядов

8 соединен со счетным входом группы старших разрядов 9 реверсивного счетчика 7.

Выходы группы младших разрядов соединены с управляющими входами делителя 10 частоты и входами арифме40 тического устройства. Вход делителя

10 соединен с выходом тактового генератора 11, а выход — с управляющими входами регистров 1 и 5 и входом блока 6. Выходы старших разря45 дов 9 соединены с управляющими входами мультиплексора 3 и входами арифметического блока 12.

Преобразователь 4 содержит элемент 13 исключающий ИЛИ, инверторы

5р 14 и элементы 15 И. В блоке управления используются реверсивные счетчики 16 и 17, счетчик 18, элементы 19 и 20 И, элементы 21-23 ИЛИ и триггер 24.

Устройство работает следующим образом.

На входы регистра 1 и преобразователя 4 подаются соответственно опорный и исходный сигналы, при этом на выходах преобразователя 4 форми849226

0

0 1

1 0

l 0

0 1

0 G

0 0

1

0 1 0

0 0

1 О 1

0 1 1

1 1 1

Так например, если N„ = 1000, а период тактовой частоты Е/ (на вы- 35 ходе делителя 10) меняется от 1 до

2 мкс с дискретом 0,1 мкс, при смене периода следования тактовои частоты с 1 на 1,) мкс время задержки между опорным и исходным сигналами за каждые 10 тактов увеличивается на один дискрет до тех пор, пока с момента переключения коэффициента деления делителя 10 (изменение F ) не пройдет число тактов, равное номеру разряда регистра, с которого 45 снимается опорный сигнал. Для компенсации этого временного смещения через каждые 10 тактов блек 6 производит переключение отвода регистра 1 с помощью коммутаторов 2. 50

Если все младшие разряды 8 оказываются заполненными, следующий импульс с преобразователя 4,прошедший блок 6, сбрасывает младшие разряды и изменяет на единицу состояние стар- 55 ших разрядов 9. Это, в свою очередь, приводит к тому, что коэффициент деления делителя 10 изменяется с максимального на минимальный.- С помощью мультиплексора 3 включается следующая ячейка регистра 1, и число вклю- 60 ченных разрядов увеличивается таким образом в два раза.

Блок 6 вновь включается в режим компенсации временного рассогласования. Если продолжается движение б5

Разность ыстот эт-;х сигналов определяет направление движения к точке максимума корреляционной функции и равна нулю, когда задержка опорного сигнала соответствует этому максимуму и, следовательно, временному сдвигу опорного и исходного сигналов.

При рассогласовании сигналы с преобразователя 4 через блок 6 поступают на реверсивный счетчик 7, вызывая изменение частоты на выходе делителя 10. После смены коэффициента деления блок б в течение N тактов запрещает прохождение сигналов с .преобразователя 4 на реверсивный счетчик 7. Сигналы с блока 6 поступают на управление коммутаторами

2, производя в течение М„ тактов с помощью коммутации отводов . соответствующих ячейках регистра 1 компенсацию временного рассогласования, возникающего в результате смены 2О тактовой частоты.

Преобразователь 4 функционирует в соответствии-с таблицей истинности ((н, и )т число разрядов, в к ячейках регистра 1; число, записанное в старших разрядах 9; где N,. к экстремуму в том же направлении (слева направо), процесс повторяется.

Если движение происходит в обратном направлении (справа налево), последо- вательность событий изменяется.

Работа блока б заключается в следующем. С преобразователя 4 поступают импульсы на входы буферного реверсивного счетчика, на выходе которого появляется импульс переноса, если число импульсов, поступающих на вход сложения, превышает число импульсов, поступающих на вход вычитания, на заданную величину. Аналогично на другом выходе появляется импульс заема, если число импульсов на входе вычитания больше числа импульсов на входе сложения на такую же величину.

Через элементы 21 и 22 HJlH импульсы с выходов буферного реверсивного счетчика поступают на входы реверсивного счетчика управления, состояние разрядов которого обеспечивает управление коммутаторами 2,осуществляющими коммутацию нужного отвода ячеек регистра 1. При появлении импульса на одном из выходов(»e менее или не более О) реверсивного счетчика управления осуществляется соответствующее воздействие на младшие разряды счетчика 8, приводящее к изменению тактовой частоты f> . Одновременно с этим через элемент 23 ИЛИ производится сброс счетчика -;ф, который начинает отсчитывать и тактов к частоты F, при этом на его выходе последовательно через rn тактов появляется N,, и илпульсов.

Поскольк; одновремеино со сбросом счетчика Н„/т производится установка триггера, который коммутирует один из элементов К, импульсы с выхода счетчика К„./т поступают через эту схему на реверсивные счетчик управления, производя отсчет hl„/m импульсов в направлении, противоположном тому, которое вызвало перед этим появление выходного импульса (т.е. если на выходе появляется импульс по достижении числа n,,вычитаетсЯ Нк/п импУльсов, и наобоРот, если импульс на выходе появляется по достижении нуля-импульс заема, производится добавление и /m импульсов). Благодаря этому производится компенсация изменения временного масштаба.

Время задержки исходного сигнала относительно опорного вычисляется арифметическим блоком по форМуле

849226

m — коэффициент деления делителя 10 (определяется по числу, записанному в младших разрядах 8); частота тактового генера.тора 11;

5 номер коммутируемого отвода ячейки регистра 1, соответствует числу, поступающему с блока 6 на управляющие входы коммутатора 2 и в арифметический блок 12.

Дискрет, определяющий точность измерения нремени, равен m /F u меняется н зависимости от изменения п

Изобретение позволяет повысить 15 точность измерения врем ни задержки и увеличить быстродействие °

Формула изобретения

Корреляционное устройство для определения задержки, содержащее первый регистр сдвига, информационный ВхОд KoTopoI О яВляется перВым входом устройства, тактовый генератор, выход которого подключен к счетному входу делителя частоты, выход которого соединен с управляющими входами первого и второго регистров сдвига, преобразователь сигнал-частота, первый вход которого является вторым входом устройства, а второй вход объединен с входом второго регистра сдвига и подключен к выходу мультиплексора, третий вход преобразователя сигналчастота подключен к выходу второго регистра сдвига, реверсивный счетчик, выходы младших разрядов которого подключены к соответствующим 40 установочным входам делителя частоты, а выходы старших разрядон соедйнены с управляющими входами мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейст- 4 вия и увеличения точности измерения временной задержки, в него введены блок управления, арифметический блок, коммутаторы по числу ячеек, первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядными выходами соответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соотнетствующим нходам мультиплексора, входы блока управления подключены соответственно к первому и второму выходам преобразователя .сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подключены к соответствующим входам реверсивного счетчика, третий выход блока управления соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которого подключены соответственно к выходам младших и старших разрядов реверсивного счетчика.

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетчика и счетчик, входы первого реверсивного счетчика являются соответственно первым и вторым входами блока управления, третьим входом которого является вход счетчика, выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика, которые являются соответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядные выходы второго реверсивного счетчика, первый и второй Выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов

ИЛИ соединены с соответствующими входами второго реверсивного счетчи ка, выход первого элемента ИЛИ соединен с входом установки нуля счетчика °

Источники информации принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 556450, кл. G 06 F 15/34, 1974.

2. Авторское свидетельство СССР

Р 636617, .кл. G 06 F 15/34, 1976.

849226

wР

Составитель В.Жовинский

Редактор Г.Кацалап Техред М.Голинка Корректор М.Шароши

Заказ 6095/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, E-35, Раушская наб., д.4/5

Филиал ППП Патент, r.Óæãoðoä, ул.Проектная, 4