Устройство для вычисления средне-квадратического значения

Устройство для вычисления средне-квадратического значения

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ ()849229

Ф еееЧ, I e

°

/б.: —. - .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 1204.79 (21) 2786859/18-24 (51)М. Клз

G F 15/36 с присоединением заявки М—

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 230781. Бюллетень М 27

Дата опубликования описания 230781 (53) УДК 681. 3 (088.8) (72) Авторы изобретения

A.À.Äðþ÷èí, В.Л.Кофанов и A.IO.Степаненко еД,, ееее;е,. С ЩЯо1 т е1 1 е

НATlf jg» ъФ

Г Где(е(ер-р е, е е,е (еи1;,е4ЯQ -,»., е (71) Заявитель

Винницкий политехнический институт (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СРЕДНЕКВАДРАТИЧЕСКОГО

ЗНАЧЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано для оценки параметров случайных величин.

Известно устройство для определения среднеквадратического значения, содержащее п нуль-органов, выход каждого их которых через соответствующий дешифратор подключен к входу элемента ИЛИ, блок управления, первый выход которого соединен с управляющими входами дешифраторов, линейный и квадратичный интеграторы, входы которых подключены к выходу цифрового генератора, причем управляющие входы интеграторов соединены с вторым выходом блока управления, первый выход линейного интегратора соединен с входами п нуль-органов, а вторые выходы линейного и квадратичного:интеграторов подключены к соответствующим входам блока памяти, выход элемента ИЛИ подключен к одному из входов блока управления,другой вход блока управления соединен с выходом п-го дешифратора и первым управляющим входом блока памяти (1).

Однако устройство характеризуется невысокой точностью и надежностью, обусловленными применением аналоговых блоков.

Наиболее близким к изобретению по технической сущности является устройство для вычисления среднеквадратического значения, содержащее цифровой генератор, выход которого подключен к первому входу линейного интегратора, выход которого соединен с первым входом блока памяти, второй вход которого объединен с первым входом нуль-органа и подключен к выходу интегрирующего квадратора, первый вход которого подключен к первому выходу блока управления, второй выход блока управления соединен с вторым входом линейного интегратора, переключатель, n информационных входов которого являются входами устройства, второй вход нуль-органа соединен с первым выходом блока памяти„.второй выход которого является выходом устройства;

Недостатками известного устройства .являются невысокое быстродействие и сложность.

Цель изобретения — упрощение устройства и повышение быстродействия.

Поставленная цель достигается тем, что в устройство введен блок

849229 переполнения, при этом выход линейно го интегратора подключен к (n+1)-му информационному входу переключателя и входу блока переполнения, выход которого соединен с первым входом блока управления, второй вход которого соединен с выходом нуль-органа, третий выход блока управления подключен к соответствующим управляющим входам переключателя, выход которого,Входу .второго триггера, нулевой вход которого соединен с выходом второго элемента 2И-ИЛИ, третий вход которого подключен к выходу первого счетчика, второй вход которого сое динен с выходом первого элемента И, четвертый вход второго элемента.2ИИЛИ подключен-к выходу второго элемента И, первый вход которого объединен с первым входом первого элемента И и соединен с выходом второго триггера, второй вход первого элемента И подключен к первому выходу фазовращателя, второй выход которого соединен с вторым входом второго элемента И, третий вход которого подключен к выходу первого элемента,ИЛИ, второй вход фазовращателя объединен с входами первого и второго делителей частоты и соединен с выходом третьего мультивибратора, выходы первого и второго делителей частоты подключены соответственно к третьему и четвертому входам первого элемента 2И-ИЛИ, Жиходы вт рого счетчика соединены - с соответствующими входами дешифратора, выход ка40

50. 55

60 торого является третьим выходом блока управления, выход старшего разряда второго счетчика подключен к входу четвертого мультивибратора, соединен с вторым входом интегрирующего квадратора, четвертый выход блока управления подключен к третье" му входу блока памяти.

Кроме того, блок управления содержит два триггера, два элемента

И, два делителя частоты, дешифратор, 15 два счетчика, два элемента ИЛИ,:два элемента 2И-ЙЛИ, фазовращатель, четыре мультивибратора, при этом вход первого мультивибратора объеди нен с первыми входами первого эле- 20 мента ИЛИ, первого и второго счетчиков, первого и второго элементов

2И-ИЛИ и фазовращателя и подключен к единичному выходу первого триггера, выходы первого и второго мультивибраторов, первого и второго элементов И объединены и являются первым выходом блока управления, единичный выход первого триггера является вторым выходом блока управления, нулевой выход первого триггера соединен с вторыми входами первого и второго элементов 2И-ИЛИ, выход первого элемента 2И-ИЛИ, через второй мультивибратор подключен к второму входу второго счетчика и единичному 35 выход которого соединен с входом установки в единицу первого триггера, вход установки В ноль которого подключен к выходу второго элемента ИЛИ, входы которого являются соответственно первым и вторым входами блока управления, выход четвертого мультивибратора является четвертым выхо,дом блока управления.

На фиг.1 представлена блок-схема устройства; на фиг.2 — схема блока, управления.

Устройство содержит переключатель

1, интегрирующий квадратор 2, блок

3 памяти нуль-орган 4, линейный ин"тегратор 5, цифровой генератор 6, блок 7 управления и блок 8 переполнения.

Блок управления состоит из первого триггера 9, первого 10 и второго 11 элементов 2И-ИЛИ, второго триггера 12, первого мультивибратора

13, первого 14 и второго 15 делителей частоты, второго мультивибратора 16, второго элемента 17 И,первого элемента .18 И, второго счетчика

19, дешифратора 20, четвертого мультивибратора 21, второго элемента 22

ИЛИ, фазовращателя 23, третьего мультивибратора 24, первого элемента 25 ИЛИ и первого счетчика 26 °

Устройство работает следующим образом.

Коды входных чисел подаются на информационные входы переключателя, а на управляющие входы с соответствующих выходов блока 7 управления в течение каждого такта работы поочередно поступают сигналы, разрешающие прохождение входных чисел в интегрирующий квадратор 2, в котором осуществляется возведение числа в квадрат, суммирование результата возведения в квадрат с числом, записанным в интегрирующем квадраторе

2 в предыдущем такте работы, и хранение полученной суммы до следующего такта. В результате поочередного возведения в квадрат входных чисел в интегрирующем квадраторе 2 оказывается записанной сумма квадратов всех чисел.

Далее производится извлечение квадратного корня. Сначала по сигналам с блока 7 управления код, соответствующий сумме квадратов входных чисел, переписывается в регистр блока 3 памяти, а интегрирующий квадратор 2 устанавливается в нуль. Затем разрешающий сигнал с блока 7 подается на линейный интегратор 5, например счетчик импульсов, на вход которого поступают импульсы от цифрового генератора 6. Коды чисел, начиная от нуля, с выхода линейного интегратора 5 подаются на (n+1)-й информационный вход переключателя 1, и при подаче на (n+1)""É управляющий вход переключателя сиг849229 налов с соответствующего выхода блока 7 эти числа поочередно проходят в интегрирующий квадратор 2.

Использование интегрирующего квадратора позволяет реализовать алгоритм возведения в увадра .; лиР . нейно изменяющихся величин Х к+

=X +2Õ„+1, где Х„и Х„„— соответ ственно предыдущее и йоследующее число, возводимое в квадрат. Благорадя этому существенно повышается быстродействие устройства и упрощается блок управления.

После возведения в квадрат каж-. дого из чисел, поступающих от линейного интегратора 5, в нуль-органе

4 осуществляется сравнение получен- 15 ного квадрата числа с суммой квадратов чисел, хранящейся в блоке 3 па-, мяти, и при достижении равенства в нуль-органе 4 формируется сигнал окончания операции извлечения квад- 20 ратного корня. По этому сигналу блок

7 останавливает линейный интегратор

5,"переписывает содержимое последнего в регистр блока 3, предназначенный для хранения вычисленного средне- 5 квадратического значения, и устанавливает устройство в исходное состояние.

После этого на управляющие входы переключателя 1 снова поочередно подаются разрешающие сигналы с выходов блока 7 управления и процесс вычислений повторяется.

Для предотвращения сбоев в работе устройства, т.е. для повышения его надежности, выход линейного интеграторов подключен также к входу блока

8 переполнения. Если сумма квадратов чисел, хранящаяся в блоке 3 памяти, оказывается больше квадрата максимального числа, записанного в линейном.интеграторе 5, блок 8 формирует сигнал, поступающий на второй вход блока 7. Этот сигнал может быть использован, например, для изменения масштаба входных чисел либо для индикации неправильных вычислений.

Блок управления в зависимости от состояния триггера 9 обеспечивает вычисление суммы квадратов или извлечение квадратного корня. В первом режиме единичный уровень инверсного выхода триггера 9 открывает схему выбора такта для прохождения тактовых импульсов от делителя 14 частоты. По приходу тактового импульса ждущий мультивибратор 16 формирует импульс, обеспечивающий запись числа, поступающего с первого входа переключателя 1 в интегрирующий квадратор 2.

По окончании импульса триггер 12 устанавливается в единичное состояние, разрешая проведение операции возведения в квадрат (умножение числа на это же число). Умножение про6 изводится по одному из известных ал горитмов, например при сдвиге множи. мого в сторону старших разрядов, а множителя — в сторону младших. При наличии ед». чцы в младшем разряде множителя через схему 25 ИЛИ на элемент 17 И поступает уровень, разрешающий прохождение импульса фазовращателя 23, обеспечивающего формирование первого частичного произведения в блоке 2. По окончании импульса с первого выхода фазовращателя

23 за счет разрешающего уровня триггера 12 через элемент 18 И проходит импульс с второго выхода фазовращателя 23. Элемент 17 И пропускает импульс фазовращателя, если в младшем разряде сдвинутого множителя оказывается единица, в блоке 2 формируется второе частичное произведение. Затем импульс, прошедший через элемент 18 И, поступает в блок 2.

По прохождении числа сдвиговых импульсов, соответствующих максимальной разрядности числа, счетчик 26 переполняется и сбрасывает триггер

12 через элемент 11, открытый единичным уровнем инверсного выхода триггера 9 для импульса переполнения счетчика 26.vX,этому моменту в блоке

2 оказывается записанным квадрат первого числа. По следующему тактовому импульсу мультивибратора 16 счетчик

19 изменяет свое состояние и подклю- . чает к входу интегрирующего квадратора 2 второй вход устройства. По приходу второго тактового импульса аналогичным образом производится возведение в квадрат второго числа, и в блоке 2 производится суммирование квадрата первого и второго чисел. После возведения в квадрат

40 и-го числа и суммирования квадратов всех чисел ждущий мультивибратор 21 формирует импульс, осуществляющий запись суммы квадратов в блок 3 памяти и установку триггера 9 в единич45 ное состояние. По перепаду уровня триггера 9 ждущий мультивибратор 13 формирует импульс, устанавливающий ноль блока 2.

С установкой на прямом выходе

50 триггера 9, уровня 1 на вход переноса накапливающего сумматора подается единица, открывается вход линейного интегратора 5 для прохождения сигналов с цифрового генератора 6 (частота проведения операций определяется периодом импульсов делителя 15 частоты, связанного с мультивибратором 24) » изменяется временное положение импульсов фазовращателя 23. По приходу тактового

60 импульса на вход ждущего мультивибратора 16 происходит запись содержимого линейного интегратора в.блок 2.

Так как на входе элемента 17 И постоянно присутстйует уровень едини65 цы от элемента 25 ИЛИ, элемейт 17

849229

И формирует импульс, осуществляющий запись в блоке 2 суммы удвоенного числа. Этот же импульс сбрасывает триггер 12, так как единичный уровень .триггера 9 открывает элемент

11 для импульсов элемента lб И и поддерживает ноль в счетчике 26. К моменту действия следующего тактового импульса число линейного интегратора 5 изменяется на единицу младшего разряда. По приходу тактового импульса от делителя 15 частоты операции над числом производятся в той же последовательности.

Для предотвращения переключения логического переключателя 1 на управляющий вход счетчика 19 от триггера 9 подается уровень, поддерживающий ноль на его выходах.

При равенстве числа в блоке 3 памяти и интегрирующем квадраторе 2 нуль-орган формирует импульс, обеспечивающий перезапись содержимого линейного интегратора 5 в блок 3 и сброс триггера 9 в нулевое состояние. Если сравнения не происходит, при переполнении линейного интегратора 5 блок 8 переполнения формирует импульс, сбрасывающий триггер 9.

При переходе триггера 9 в противоположное состояние ждущий мультивибратор 13 формирует импульс, устанавливающий в .ноль интегрирующий квадратор, и процесс определения среднеквадратического повторяется.

Изобретение позволяет значительно упростить устройство.и повысить быстродействие.

Формула изобретения

1. Устройство для вычисления сред-40 некваДратического значения, содержащее цифровой генератор, выход которого подключен к первому входу линейного интегратора,,выход которого соединен с первым входом блока па- 45 мяти, второй вход которого объединен с первым входом нуль-органа и подключен к выходу интегрирующего квадратора, первый вход которого подключен к первому выходу блока 50 управления, второй выход блока управления соединен с вторым входом линейного интегратора, переключатель, и информационных входов которого являются входами устройства, второй вход нуль-органа соединен с первым выходом блока паМяти, второй выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения быстродействия, в него 40 введен блок суммирования, при этом выход линейного интегратора подключен к (и+1)-му информационному входу переключателя и входу блока суммирования, выход которого соединен 65 с первым входом блока управления, второй вход которого соединен с выходом нуль-органа, третий выход блока управления подключен к соответствующим управляющим входам переключателя, выход которого соединен с вторым входом интегрирующего квадратора, четвертый выход .блока управления. подключен к третьему входу блока памяти.

2. Устройство по п.l, о т л ич а ю щ е е с я тем, что блок управ.ления содержит два триггера, два. элемента И, два делителя частоты, дешифратор, два счетчика, два элемента ИЛИ, два элемента 2И-ИЛИ, фазовращатель и четыре мультивибратора, при этом вход первого мультивибратора объединен с первыми входами первого элемента ИЛИ, первого и второго счетчиков, первого и второго элементов 2И-ИЛИ и фазовращателя и подключен к единичному выходу первого триггера, выходы первого и второго мультивибраторов, первого и второго элементов И объединены и являются первым выходом блока, единичный выход первого триггера является вторым выходом блока управления, нулевой выход первого триггера соединен с вторыми входами первого и второго элементов 2И-ИЛИ, выход первого элемента 2И-ИЛИ через второй мультивибратор подключен к второму входу второго счетчика и единичному входу второго триггера, нулевой вход которого соединен.с выходом второго элемента 2И-ИЛИ, третий вход .которого подключен к выходу первого счет-. чика, второй вход которого соединен с выходом первого элемента И, четвертый вход второго элемента 2И-ИЛИ подключен к выходу второго элемента

И, первый вход которого объединен с первым входом первого элемента И и соединен с выходом второго триггера, второй вход первого элемента

И подключен к первому выходу фазовращателя, второй выход которого со" единен с вторым входом второго элемента И, третий вход которого подключен к выходу первого элемента

ИЛИ, второй вход фазовращателя объединен с входами первого и второго делителей частоты и соединен с выходом третьего мультивибратора, выходы первого и второго делителей частоты подключены соответственно к третьему и четвертому входам, первого элемента

2И-ИЛИ, выходы второго счетчика соединены с соответствующими входами дешифратора, выход которого является третьим выходом блока, выход старшего разряда второго счетчика подключен к входу четвертого мультивибратора, выход которого соединен с входом установки в единицу первого триггера, вход установки в ноль которого подключен к выходу второго эле

849229

10 мента ИЛИ, входы которого является соответственно первым и вторым вхо дами блока, выход четвертого мультивибратора является четвертым выходом блока.

Источники инФормации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 432493, кл. G 06 F 7/38, 1972.

2. Авторское свидетельство СССР

Р 542997, кл. G 06 F 15/36, 1977 (прототип).

849229

Составитель Л.Григорьян-Чтенц

Редактор Г.Кацалап Техред М.Голинка Корректор М. Шароши

Заказ .б095/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, r.Óæãîðîä, ул.Проектная, 4