Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕМ ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i tj849299

Сею э Советских .Социалистических

Республик (61) Дололнительное к авт. свид-ву (22)Заявлено 15.01.79 (2l) 2714579/18-24 (5l)M. Кл. с присоелннением заявки ¹

G 11 С 11/00

Государственный комитет

СССР (23) Приоритет по делам изобретений н открытий

Опубликовано 23.07.81, Бюллетень ¹27 (53} УДК 681.327. .о(088.8) Дата опубликования о 26.07. 81

Д.Н. Голецкий, В.П. Завьялов, Е.А. Кане

В.Е. Кузнецов и В.А. Танасюк (72) Авторы изобретения

Государственное союзное конструкторско бюро по проектированию счетных м (7l) Заявитель (54) ЗАПОМИНАЮЩЕЕ. УСТРОЙСТВО

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам динамического типа с периодической регенерацией информации.

Известно запоминающее устройство, содержащее накопитель, блок адресации и блок управления PI) .

Недостатком этого устройства являlO ются узкие функциональные возможности.

Наиболее близким по технической сущности к предлагаемому является запоминающее устройство, содержащее накопитель, блок управления, формирователь и адресный блок (2).

Недостатком известного устройства являются его ограниченные функциональные возможности, выражающиеся в том, что они не позволяют оперировать с частями информационного слова.

Цель изобретения — расширение функциональных возможностей запоминающего устройства за счет введения

2 возможности работы с частями информационного слова.

Поставленная цель достигается тем, что в запоминающее устройств содержащее блок управления, управляю" щие входы и управляющий выход которого являются соответственно управляющими входами и управляющим выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока и являются адресными .входами устройства, а его управляю" щие входы подключены к соответствующим выходам блока управления, накопитель, адресные входы которого подключены к выходам адресного блока и являются адресными входами устройства, управляющие входы накопителя подключены к выходам формирователя, а его информационные входы являются информационными входами устройства, введены дополнительные управляющие входы накопителя, подключенные к дополнительным выходам формирователя.

3 84929

Кроме того, блок управления уст ройства содержит дополнительный формирователь, выходы которого являются выходами блока управления, первый триг

rep, первый выход которого подключен к первому входу дополнительного формирователя и является соответствующим выходом блока управления, второй триггер, первый выход которого подключен ко второму входу дополнительного фор- 10 мирователя, а первый вход — к соответствующему выходу дополнительного формирователя, первый и второй элементы И, выходы которых подключены соответственно к первому входу первого триггера и к третьему входу

j дополнительного формирователя, первый элемент И-НЕ, выход которого подключен к первым входам первого и второго элементов И, а его первый вход подключен ко второму входу первого триггера и является соответствующим управляющим входом блока управления, третий триггер, выход которого подключен ко второму входу первого эле- 25 мента И-НЕ, и второй элемент И- IE, выход которого подключен ко входу третьего триггера, первый вход — ко второму выходу второго триггера, а второй вход второго элемента И-НЕ 30 подключен ко второму выходу первого триггера и является соответствующим выходом блока управления, второй вход первого элемента И подключен к первому выходу второго триггера, а второй 35 вход второго элемента И и четвертый вход дополнительного формирователя являются соответствующим управляющими входами блока управления.

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2функциональная схема блока управления; на фиг. 3 — функциональная схема блока памяти.

Запоминающее устройство содержит 4s (фиг. 1) блок 1 управления, формирователь 2, накопитель 3 и адресный блок

4, управляющий вход 5 "Вызов", управляющий вход 6 "Запись-Чтение", управляющий выход 7 "Ответ", выход 8 "За-. so пись", выход 9 "Чтение", выхоп, 10

"Обращение", выход 11 "Регенерация", управляющий вход 12 Младшая тетрада", управляющий вход 13 "Старшая тетрада", управляющий вход 14 "Младший/старший у байт", адресные входы 15 формирователя, выходы формирователя 16 "Выбор кристалла" выходы формирователя 17

9 4

Запись третрады, выходы формирователя 18 "Считывание байта", информационные входы — выходы 19 накопителя, адресные входы 20 накопителя, адресные входы 21 устройства, адресные входы 22 адресного блока, выходы

23 адресного блока.

Блок управления содержит (фиг. 2) дополнительный формирователь 24, первый триггер 25 режима работы, второй триггер 26 (сброса), третий триггер 27 (регенерации), первый 28 и второй 29 элементы И, первый 30 и второй 31 элементы И-НЕ, первый тактовый вход 32, первый 33, второй 34 и третий 35 входы дополнительного формирователя, выход 36 дополнительного формирователя, второй 37 и третий

38 тактовые входы.

Накопитель содержит (фиг. 3) элементы 39-46 памяти, элементы И 47-50 вход 51 "Выбор 1 кристалла", вход

52 "Выбор 2 кристалла", вход 53

"Считывание 1 байта", вход 54 "Считывание 2 байта", вход 55 "Запись 1 тетрады", вход 56 "Запись 2 тетрады", вход 57 "Запись 3 тетрады", вход 58

"Запись 4 тетрады", Устройство работает следующим образом.

Блок 1 управления срабатывает при поступлении на его управляющий вход 5 сигнала "Вызов" по шине вызова и при наличии на управляющем входе 6 одного из состояний "ЗаписьЧтение", которое поступает по шине записи-чтения. Блок 1 управления обеспечивает управление работой остальных блоков запоминающего устройства и согласование режима регенерации информации в накопителе 3 с работой последнего при записи или считывании информации. Блок l управIT 11 ления вырабатывает сигнал Ответ по управляющему выходу 7, который пос тупает на шину ответа, команды "Запись" или "Чтение" которые с выходов

8 или 9 соответственно поступают в формирователь и команды "Обращение" по выходу 10 или "Регенерация" по выходу 11.

Формирователь 2 обеспечивает непосредственное управление работой накопителя 3 и выбор формата слова.

На выходы формирователя 2 поступают команды "Обращение" или "Регенерация" с выходов блока 1 управления

10 и 11, сигналы Младшая тетрада"

5 849 на управляющий вход 12, "Старшая тетрада" — на управляющий вход 13и "Младший/старший байт" — на управляющий вход 14. Часть разрядов адреса поступает на адресные входы !

5, Данный блок формирует три группы сигналов, которые поступают в накопитель 3 с выходов 16 - сиг" калы "Выбор кристалла", 17 — сигналы

"Запись тетрады" и 18 — сигналы "Считывание байта".

Обмен информацией производится через информационные входы-выходы

19, которые являются магистралью ввода-вывода информации в устройство. Накопитель 3 обеспечивает хранение информации, адрес которой поступает на его адресные входы 20.

Адресный блок 4 обеспечивает изменение текущего адреса регенерации gp и коммутацию части адресных шин в режимах обращения или регенерации.

Адресные шины 21 предлагаемого устройства подсоединены так, что из одиннадцати разрядов .пять младших сое- .25 динены с адресными входами 22 адресного блока 4. Старшие разряды адреса соединены с группой адресных входов !

5 формирователя (в рассматриваемом случае только один старший разряд " Зо !

1 разряд адреса). Остальные разряды адреса — (с 6 по IO) соединены с адресными входами 20 накопителя 3, причем; младшие разряды (1-5) поступают на входы 20 с выходов 23 адресного блока 4. Таким образом, на адресные входы 20 поступают десять разрядов адреса: пять — с выходов 23 (разряды "1-5") и пять — непосредственно с адресных входов 21 (разряды

"6-10"). Кроме того, в адресный блок

4 поступают команды "Обращение" с выхода 10 и "Регенерация" с выхода 11 блока 1 управления.

Блок 1 управления обеспечивает фор-4s мирование соответствующих управляющих сигналов в режиме обращения центрального процессора к запоминающему устройству (по шинам вызова и записичтения) и в режиме регенерации одной 50 строки полупроводниковых элементов накопителя 3.

При поступлении сигнала "Вызов"— (переход в состояние логического нуля) на выходе элемента 30 И-HE форми- s5 руется сигнал логической единицы.

Этот сигнал поступает на вход элемента 28 И, на выходе которого при

299 6 этом образуется сигнал, поступающий на тактовый вход первого триггера

25 режима работы, на 0-вход которого поступает логический нуль со входа 5 (инверсия сигнала "Вызов" ), в резуль" тате этого последний устанавливается в состоние "0". Сигнал с выхода элементов 30 И-НЕ поступает также на один из входов элемента 29 И, на второй вход которого с первого тактового входа 32 подаются тактовые импульсы с частотой f< (около 6 мГц), которые в результате этого поступают с выхода элемента 29 И на третий вход 35 дополнительного формирователя 24. В последний поступают сигналы "Обращение" с инверсного выхода первого триггера 25 режиме работы на первый вход 33 и состояния "Запись-Чтение" на четвертый вход 6 (с шины записьчтение). Кроме того, сигнал "Обращение" поступает на выход 10 блока 1 управления (в виде логической единицы).

Структура и временная диаграмма работы формирователя 24 зависят от конкретного исполнения накопителя и его временной диаграммы и не является принципиальными для предлагаемого устройства. В зависимости от состояния входа 6 формирователь 24 формирует команды "Запись" на выходе 8 или "Чтение" на выходе .9. По окончании цикла работы накопителя 3 сигнал на выходе 36 формирователя 24 переходит в состояние логического нуля. Поскольку этот сигнал поступает на 0-вход второго триггера 26 сброса, на С-вход которого поступает инверсия тактовых импульсов с частотой то этот триггер устанавливается в состояние "0", При этом сигнал с прямого выхода триггера 26 сброса поступает на вход 34 формирователя

24, в котором по этому сигналу осуществляется приведение всех элементов в исходное состояние "Сброс" и формирование сигнала "Ответ", который с выхода 7 по .тупает на шину ответа (сигнал переходит в состояние логического нуля), Получив этот сигнал, центральный процессор снимает сигнал "Вызов и на входе 5 устанавливается исходное состояние (логическая единица).

При переходе элементов формирователя 24 в исходное состояние (при сбросе) сигнал Hà его выходе 36 пере7, 8492 ходит в состояние логической едини цы и по инверсному тактовому сигналу устанавливает в "1" триггер- 26 сброса. Сигнал с прямого выхода последнего (логическая единица), поступает на вход 34 формирователя 24, вызывая тем самым переход сигнала

"Ответ" в состояние логической единицы, и поступает на вход элемента

28 И, не вызывая изменения на его вы- 10 ходе, так как на второй его вход поступает состояние логического нуля с выхода элемента 30 И-НЕ.

При поступлении по шине 38 тактовых импульсов с частотой f< (около 20 кГц) >s .на С-вход триггера; 27 регенерации, последний устанавливается в "0"; в результате этого на выходе элемента 30 И-НЕ образуется логическая единица. Этот сигнал поступает íà gp вход элемента 29 И, разрешая прохождение через него импульсов с частотой

Ф1, которые поступают на вход 35 формирователя 24. Кроме того, сигнал с выхода элемента 30 И-НЕ поступает на 25 вход элемента 28 И, сигнал с выхода которого, поступая на С-вход триггера

25 режима работы, переводит последний в состояние "1". В результате, сигнал

"Регенерация" с прямого выхода триг- Зо гера 25 режима работы поступает на выход 11 блока 1 управления (в виде логической единицы). В зависимости от конкретного исполнения элементов памяти в накопителе 3 формирователь

24 обеспечивает формирование команд Запись" или "Чтение по шипам

8 или 9 соответственно, Далее схема срабатывает аналогично описанному выше с той разницей, что сигнал 40

"Ответ" на выходе 7 не формируется, а изменения состояния триггера 26 сброса через его инверсный выход поступает на вход элемента 31 И- IE на второй вход которого подается сиг- 45 нал "Регенерация" (с прямого выхода триггера 25 рею ма работы). На выходе элемента 31 И-НЕ образуется импульс (в виде логического нуля), который вновь переводит триггер 50

27 регенерации в состояние "Iч (исходное. состояние).

11

Возможны случаи, когда сигнал Вызов" происходит во время вйполнения регенерации или когда тактовый импульс с частотой Ф, вызывающий регенерацию, приходит в момент обраще99 8 ния к памяти, т.е. до формирования сигнала "Ответ".

Работа блока 1 управления в этих случаях аналогична рассмотренной вышее, причем здесь регенерация переходит в

I обращение к памяти и наоборот. Это обеспечивается в этих случаях тем, что каждый цикл работы блока 1 управления заканчивается сначала переходом триггера 26 в состояние "0", вызывая тем самым приведение в исходное состояние элементов формирователя 24 а затем — состояние "1", вызывая тем самым через элемент 28 И запись в триг.. гер 25 очередного режима работы (обращения или регенерации) блока 1 уп- равления.

Особенностью схемного построения блока 1 управления является то, что оно обеспечивает независимость работы данного блока от частоты обращения к нему центрального процессора.

Накопитель 3 (фиг. 3) работает следующим образом.

В режиме обращение в накопитель

3 с выхода 16 поступает один из сигналов "Выбор 1 кристалла" на вход

51 или "Выбор 2 кристалла" на вход

52. При чтении в накопитель с выходов

18 поступает один из сигналов "Считывание 1 байта" на вход 53 или "Считывание 2 байта" на вход 54. При считывании 16-разрядных слова оба этих сигнала поступает одновременно, При записи в накопитель 3 с выходов 17 поступает один из сигналов "Запись

1 тетрады" на вход 55, "Запись 2 тетрады" на вход 56, "Запись 3 тетрады" на вход 57 и "Запись 4 тетради" на вход 58 или любая комбинация этих сигналов, При записи информации в элементы

39-40 памяти (запись байта) адрес пос" тупает через входы 20, сигнал "Выбор

1 кристалла" — через вход 51, информация подается входы-выходы 19 и по сигналам "Запись 1 тетрады" и "Запись

2 тетрады" записывается в элементы

39-40 памяти. При считывании информации с элементов 45-46 памяти адрес поступает через входы 20, сигнал

"Выбор 2 кристалла" — через вход 52 и по сигналу "Считывание 2 байта" открываются элементы 49-50 И, в результате этого информация с выхода элементов 45-46 памяти через элементы

49-50 И поступает на входы-выходы 19.

9 - 8

В режиме регенерации осуществляется поочередная регенерация каждой . строки элементов памяти.

Таким образом, предлагаемое устройство обеспечивает три варианта считывания (старший байт, младший байт и 16-разрядное слово) и побайтовую, потетрадную или пословную запис

Так как потетрадное считывание легко обеспечивается простым коммутатором при наличии побайтного, то практически обеспечивается запись и считывание всех перечисленных выше форматов. Это существенно расширяет функциональные возможности предлагаемого устройства и позволяет использовать его в качестве запоминающего устройства в составе вычислительных комплексов и в виде отдельных блоков, использующих различные форматы слов.

Формула изобретения

Запоминающее устройство, содержащее блок управления, управляющие входы и управляющий выход которого являются соответственно входами и выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока, а его управляющие входы подключены к соответствующим выходам блока управления, .накопитель, адресные входы которого подключены к выходам адресного блока, управляющие входы накопителя подключены к выходам формирователя, о.т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет возможности обращения к частям информационного слова, допол49299 10 нительные управляющие входы накопителя подключены к дополнительным выходам формирователя.

2. Устройство по и. 1, о т л и— а ю щ е е с я тем что блок управления устройства содержит дополнительный формирователь, выходы коь. торого являются выходами блока управления, первый триггер, первый выход

1р которого подключен к первому входу дополнительного формирователя, второй триггер, первый выход которого подключен ко второму входу дополнительного формирователя, а первый вход15 к соответствующему выходу дополнительного формирователя, первый и второй элементы И, выходы которых подключены соответственно к первому входу первого .триггера и к третьему

20 входу дополнительного формирования, первый элемент -HE выход которого подключен к первым входам Первого и второго элементов И, а его первый вход подключен ко второму входу пер25 вого триггера, третий триггер, выход которого подключен ко второму входу первого элемента И-НЕ, и второй элемент И-НЕ, выход которого подключен ко входу третьего триггера, первый

30 вход — ко второму выходу второго триггера, а второй вход второго элемента И-НЕ подключен.ко второму выходу первого триггера, второй вход первого элемента И подключен к перЗ5 вому выходу второго триггера.

Источники информации, принятые во внимание при экспертизе

1. "Электроника", 1976, Í 10 с. 27-32.

40 2. Патент США К 3.790.961. кл. G 11 С 11/24, опублик. 1976. (прототип).