Запоминающее устройство
Иллюстрации
Реферат
<»849300
Союз Советских . Социалистических
Реснублик
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 23. 10. 79 (21) 2830899/) 8-24 (51)M. Ил; с присоединением заявки,%
0 11 С 11/00
Госудерстевииый комитет (23) Приоритет
Опубликовано 23.07.81,Бюллетень № 27 йа делам иэооретеиий и открытий (53) УД!(б81 .327(088.8) Дата опубликования описания 25.07,81 (72) Авторы изобретения
В.М. Мамаев и В.П. Коровин (71) Заявитель (.54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относится к запоминающим устройствам.
Известно запоминающее устройство,которое содержит накопители, объединенные в матрицу, резистор адреса, формирователи адреса, дешифратор строк, блок разрешения записи, генераторы импульсов строк и формирователи импульсного питания fl) .
Недостатками этого устройства яв!
О ляются низкое быстродействие, вызванное тем, что запись или считывание информации осуществляются в течение двух фаз импульсного питания, и сложность, определяемая наличием формирователей импульсного питания,.гене раторов импульсов строк, блока разрешения записи и формирователей адреса, Наиболее близким по технической сущности к предлагаемому является запоминающее устройство (ЗУ), содержащее последовательно соединенные ,триггеры адреса, накопители, триггеры промежуточного хранения записываемой в ЗУ информации, триггеры промежуточного хранения считываемой из ЗУ информации, преобразователь параллельного кода в последовательный и синхронизатор,,обеспечивающий синхронное тактирование накопителей и триггеров 12).
Недостатками известного устройства являются ограниченное быстродействие, определяемое допустимым быстродействием адресной части накопителей и синхронизатора, и сложность, вызванная наличием триггеров промежуточного хранения записываемой и считываемой информации, а также сложностью синхронизатора и преобразователя параллельного кода в последовательный.
Цель изобретения — повьппение быстродействия и у1трощение устройства.
Поставленная цель достигается тем, что в запоминающее устройство, содержащее последовательно соединенные триггеры адреса, накопители, входы
9300 4
Пом устройства.
30
40
3 84 записи которых являются управляющими входами устройства, введены дешифра- : тор, генератор импульсов и элемент
ИЛИ, а триггеры адреса выполнены в виде двухступенчатых триггеров, причем счетный вход первого двухступенчатого триггера соединен с одним из выходов генератора импульсов и с первым входом дешифратора, второй вход которого соединен с другим выходом генератора импульсов, одни из выходов двухступенчатых триггеров соединены с адресными входами первого и второго накопителей, другие выходы — с адресными входами третьего и четвертого накорутелей, а выходы дешифратора соединены со входами выбор ки накопителей, выходы которых соединены со входами элемента ИЛИ, выход которого является выходом устройства.
При этом двухступенчатый триггер целесообразно выполнить в виде блока, содержащего три RS-триггера и элемент
HE вход которого является счетным входом двухступенчатого триггера, а выход соединен с R-входом первого и
S-входом второго RS-триггеров, нулевой выход первого RS-триггера является импульсным выходом двухступенчатого триггера и соединен со вторым
S-входом второго и R -входом третьего RS-триггеров, нулевой выход второго RS-триггера соединен с
S-входом первого RS-триггера, а единичный выход — с S-входом третьего
RS-триггера, единичный выход которого является выходом второй ступени двухступенчатого триггера и соединен с
R-входом второго RS-триггера, а единичный выход первого RS-триггера является выходом первой ступени двухступенчатого триггера.
На фиг. 1 изображена функциональная схема запоминающего устройства; на фиг. 2 — функциональная схема двухступенчатого триггера; на фиг. 3временные диаграммы, поясняющие работу устройства.
Устройство содержит (фиг. 1) триггеры 1 адреса, выполненные на двухступенчатых триггерах, накопители 2, имеющие адресные входы 3, входы записи единицы 4 и нуля 5, входы выборки
6. Устройство также содержит дешифратор 7, элемент ИЛИ 8 и генератор 9 импульсов, При этом счетный вход первого триггера 1 (левый на фиг. 1) соединен с выходом первой фазы генератора 9 и с. первым входом дешифратора 7, второй
1 вход которого соединен с выходом второй фазы генератора 9. Выходы первой ступени триггеров 1 соединены с адресными входами 3 первого (верхний на фиг. 1) и второго накопителей 2.
Импульсный выход каждого предыдушего триггера 1 соединен со счетным входом последующего триггера 1. Выходы второй ступени триггеров 1 соединены с адресными входами третьего и четвертого накопителей 2. Выходы дешифратора 7 соединены со входами выборки 6 накопителей 2, а выходы накопителей 2 — со входами элемента
ИЛИ 8, выход которого является выхоДвухступенчатый триггер 1 (фиг.2) выполнен в виде блока, содержащего три RS-триггера 10-12 и элемент НЕ
13, вход которого является счетным входом двухступенчатого триггера 1, I а выход соединен с R-входом первого
l0 и S-входом второго ll RS-триггеров, нулевой выход первого RS-триггера 10 является импульсным выходом двухступенчатого триггера и соединен со вторым S-входом второго 11 и
R-входом третьего 12 RS-триггеров, нулевой выход второго RS-триггера 11 соединен с S-входом первого RS-триггера 10, в единичный выход — с S-входом третьего 12 RS-триггера, единичный выход которого является выходом второй ступени двухступенчатого триггера и соединен с R-входом второго
RS-триггера ll а единичный выход первого.RS-триггера 10 является выходом первой ступени двухступенчатого триггера 1.
Устройство работает следующим образом.
Импульсы (фиг. За) с выхода генератора 9 поступают на счетный вход первого триггера 1. Длительность отрицательных импульсов (фиг. Зг) на импульсных выходах всех триггеров одинакова и равна длительности отрицательного импульса (фиг. За) на выходе генератора 9. Напряжения (фиг. Зд) на выходах второй ступени триггеров
) задержаны относительно напряжений (фнг. Зв) на выходах первой ступени триггеров 1 на величину длительности импульсов генератора 9. Генератор
9 формирует последовательность двухфазных симметричных импульсов, причем импульсы на выходе второй фазы
5 8493 (фиг. Зб) задержаны во времени относительно импульсов (фиг. За) на выходе первой фазы на четверть периода повторения импульсов. На выходах дешифратора 7 формируются импульсы (фиг. Зе, ж, з, и) положительной полярности с относительным сдвигом фаз на четверть периода повторения импульсов генератора 9 ° Импульсы с выходов дешифратора 7 поступают на вхо- io ды выборки 6 и осуществляют поочередную выборку одного из четырех накопителей 2. Таким образом, в течение одного периода повторения импульса в генераторе 9 происходит поочеред- 15 ное обращенйе к четырем накопителям 2.
Устойчивость работы запоминающего устройства в значительной мере определяется надежным перекрытием сигнала на входе выборки 6 накопителя 2 сиг- 2о налами с выходов триггеров 1, т.е, сигнал адреса начинается раньше, а кончается позже сигнала выборки.
Перекрытие импульсов (фиг. Зз, и, е, ж) на выходах дешифратора 7 импуль- 25 сами на выходе триггеров 1 составляет не менее четверти периода повторения импульсов генератора 9. .Запись информации в накопители
2 осуществляется подачей соответ- Зо ствующих сигналов "Запись 1" и
"Запись 0" по входам 4 и 5. При отсутствии сигналов "Запись 1" и "Запись 0" происходит считывание информации из накопителей 2, которые объе- 3 диняются элементом ИЛИ 8.
Таким образом, запись и считывание информации в каждом накопителе осуществляется с частотой импульсов на выходе генератора, а запись и 4О считывание в запоминающем устройстве в целом — с частотой в четыре раза выше, чем в известном 2 1.
Сокращение объема оборудования за счет устранения триггеров проме- 45 жуточного хранения записываемой в
ЗУ и считываемой из ЗУ информации синхронизатора, а также упрощения преобразователя параллельного кода в последовательный по сравнению с из- 50, вестным составляет примерно 40Х.
Формула изобретения
1. Запоминающее устройство, содержащее последовательно соединенные
00 триггеры адреса накопители входы записи которых являются управляющими входами устройства, о т л и ч а.ю— щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства., оно содержит дешифратор, генератор импульсов и элемент ИЛИ, а триггеры адреса выполнены в виде двухступенчатых триггеров причем счетный ! вход первого двухступенчатого тригге" ра соединен с одним из выходов генератора импульсов и с первым входом дешифратора, второй вход которого соединен с другим выходом генератора импульсов, одни из выходов двухступенчатых триггеров соединены с адресными входами первого и второго накопителей, другие выходы — с адресными входами третьего и четвертого накопителей, а выходы дешифтора соединены со входами выборки накопителей, выходы которых соединены со входами элемента ИЛИ, выход которого является выходом устройства.
2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что двухступенчатый триггер содержит три RS-триггера и элемент НЕ, вход которого явля" ется счетным входом двухступенчатого триггера, а выход соединен с R-входом первого и S-входом второго RS-триггеров, нулевой выход первого RS-триггера является импульсным выходом двухступенчатого триггера и соединен со вторым Б-входом второго и R-входом третьего RS-триггеров, нулевой выход второго RS-триггера соединен с 5-входом первого RS-триггера, а единичный выход — с S-входом третьего RS-триггера, единичный выход которого является выходом второй ступени двуступенчатого триггера и соединен с R-входом второго
RS-триггера, а единичный выход первого RS-триггера является выходом первой ступени двухступенчатого триггера.
Источники информации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР
11 - 598120, кл. G 11 С 11/40, 1976.
2. Патент Великобритании У 1486311,, кл. G 04 С, 1977.(прототип).
l, I в
Ф ф
Ь г
ВНИИПИ Заказ 6103/68 Тираж 645 Подписное
% 11
Филиал-ППП Патент, г. Ужгород, ул. Проектная,4