Логическое запоминающее устройтво

Логическое запоминающее устройтво

Иллюстрации

Показать все

Реферат

 

О П И C А Н И Е (1858104

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соаетсиик

Социалистичесиик

Республик (61) Дополнительное к авт. с вид-ву (22) Заявлено 30.1 1.79 (2I ) 2844664/) 8 4 (5 т )

G 11 С 15/00 с присоединением заявки.рй (ооударстеаииый комитет (23) Приоритет пп делам изобретеиий и открытий

Опубликоваио23.08.8 1. Бюллетень М 31 (53) УДК 681.327 (088.8) Дата опубликования описания 25.08.81 (72) Авторы изобретения

А И Волков А Ф.Кулаковский А В Филиппов (7I ) Заявитель (54) ЛОГИЧЕСКОЕ ЗАПОМИНА ЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам и может быть использовано для анализа комбинаций двоичного кода.

Известно логическое. запоминающее устройство, содержащее регистр сдвига входного сигнала, прямой выход каждого разряда которого соединен с первым входом одного из элементов И, выходы которых соединены с соответствующими шинами считывания запоминающего устройства (ЗУ) на магнитных сердечниках, то в которое постоянно зашиты эталоны, а вторые входы объединены между собой и на них поданы импульсы считътвания, причем выходы ЗУ подключены к порог т5 вым устройствам 1

Недостатком этого устройства является его сложность и низкая надежность.

Наиболее близким техническим petueнием к предлагаемому является устройство, содержащее генератор импульсов, элементы ИЛИ, триггер, счетчик адреса, регистр, два ЗУ, выходы которых соедииены с соответствующими входами схемы сравнения и элемент И 2 .

Недостатком известного устройства является то, что схема сравнения вклю чается только нри накоплении в одном из ЗУ определенного объема информации, что снижает надежность обнаружения заданных признаков.

Бель изобретения - повышение надежности устройства.

Поставленная цепь достигается т т что в логическое запоминающее устройс1во, содержащее генератор импульсов, зле менты ИЛИ, триггер, первый счетчик адреса, регистр адреса, накопители, схему сравнения и элемент И, .причем первые входы элементов ИЛИ соединены с первым входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко входу синхронизации устройства, выход первого элемента ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выхо

3 858 ды — ко входам установки адреса первого накопителя, управляющий вход которого подключен к выходу триггера, а информационный вход шляется входом устройства, выходы первого и второго накопителей соединены соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, введены третий накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирователь импульсов и блок запйси эталонных импульсов, причем первый вход формирователя импульсов подключен к выходу генератора импульсов, второй вход- 5 к установочному входу счетчика совпадений и входу синхронизации устройства, а выход — к первому входу первого элемента ИЛИ, входы первого дещифратора соединены с выходами первого счетчика адреса, а выход первого дешифратора подключен ко второму управляющему входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход — с ад- 25 ресным входом первого накопителя, первый и второй выходы блока записи эталонных импульсов подключены ко второму . входу второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с информационным входом второго накопителя, четвертый выход - с управляющими входами второго и третьего накопителей, а пятый выход — с инРормационным входом третьего накопителя,з5 адресные входы второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом второго элемента ИЛИ и первым управляющим входом второго счеч,4О чика адреса, входы которого подключены к. выходам регистра адреса, а выходыко входам установки адреса второго и третьего накопителей и входам второго дешифратора, выход которого соединен

45 со вторым управляющим входом второго счетчика адреса, выход третьего накопителя подключен ко второму входу элемента

И, выход которого соединен со входом счетчика совпадений, выходы которого подключены к одним из входов первого порогового элемента, другие входы которого соединены с выходами второго .порогового элемента, а выход является

55 выходом устройства.

На чертеже приведена структу рная схема предлагаемого устройства.

104 4

Устройство содержит генератор 1 импульсов, формирователь 2 импульсов, первый 3 и второй 4 элементы ИЛИ, триггер

5, первый счетчик 6 адреса, первый 7 и второй 8 элементы линии задержки, второй счетчик 9 адреса, регистр 10 адреса, первый 11 и второй 12 дешиф- ° раторы, первый 13.и второй 14 накопители, имеющие соответственно входы 15 и 16 установки адреса, информационные входы 17 и 18, управляющие входы 19 и 20 и адресные входы 21 и 22, схему

23 сравнения, третий накопитель 24 со входом 25 установки адреса, информаци- . онным 26, управляющим 27 и адресным

28 входами, элемент И 29, счетчик

30 совпадений, первый пороговый элемент

31 со входами 32 и 33, второй пороговый элеМент 34 и блок 35 записи эталонных импульс,ов с выходами 36-40.

Первые входы первого 3 и второго 4 элементов ИЛИ соединены с первым входом триггера 5. Вторые входы первого эле мента ИЛИ 3 и триггера 5 подключены ко входу синхронизации устройства. Выход первого элемента ИЛИ 3 соединен с первым управляющим входом первого счетчика 6 адреса, входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 15 установки адреса первого накопителя 13, управляющий вход 1 9 которого и одключ ен к выходу триггера 5, а информационный вход 17 является входом устройства, Выход первого 13 и второго 14 накопителей соединены соответственно со входами схемы

23 сравнения, выход которой подключен к первому входу элемента И29. Первый вход формирователя 2 импульсов подключен к выходу генератора импульсов 1, второй вход - к установочному входу счетчика 30 совпадений и входу синхронизации устройства, а выход - к первому входу первого элемента ИЛИ -3. Входы первого дешифратора 11 соединены с вывходами первого счетчика 6 адреса, а выход первого дешифратора 11 подключен ко второму управляющему .входу первого счетчика 6 адреса. Вход первого элемен- та 7 задержки соединен с выходом первого элемента ИЛИ 3, а выход — с адресным входом 21 первого накопителя 13.

Первый 36 и второй 37 выходы блока

35 записи эталонных импульсов подключены ко второму входу второго элемента

ИЛИ 4 и ко входу регистра 10 адреса соответственно, третий выход 38 соединен с информационным входом 18 второго нако5 8581 04 б пителя 14, четверчъ и выход 39 — с управ- нации учичъ вается при ачализе принимаеляющим входом 20 второго накопителя 14 мой комбинации, и принимает значение и.управляющим входом 27 третьего накопи «0» в противном случае. теля 24, а пятый выход 40 — с информа- При этом с четвертого выхода 39 ционным входом 26 третьего накопителя 5 блоке 35 записи эталонных импульсов на

24. Адресные входы 22 и 28 соответст управляющие входы 20 и 27 соответственвенно второго 14 и третьего 24 накопи- но второго 14 и третьего 24 накопите;телей подключены х выходу второго эле- лей подеется потенциал со еется потенциал, соответствующий мента 8 задержки, вход которого соеди- Режиму Запись . С третьего 38 и пятого нен с выходом второго элементе ИЛИ 4 1О 40 входов блока 35 посту поступают синхронно и первым управляющим входом второ о в последовательном ходе соо ходе соответственно счетчика 9 адреса, входы которого под- не информационные вход 18 второго накоключены к выходам регистре 10 адреса, пителя 14 и вход 26 третьего накопителя а выходы - ко входам 16 установки ад- 24 этелонная комбинация и комбинация реса и 25 соответственно второго 14 и 15 маски, которые сопровождаются сикхротретьего 24 накопителей и входам второ- импульсами, поступающими с первого выго дещифратора 12, выход которого со ходе 36 блока 35 записи эталонных имединен со вторым управляющим входом пульсов через второй элемент ИЛИ 4 на второго счетчика 9 адресе. Выход треть- входы втоРого счетчика 9 адРеса и втоРоего накопителя 24 .одключен ко второму 20 го элемента 8 задержки. Двоичное число входу элемента И29, выход которого со- в Разрядах второго счетчика 9 адреса единен со входом счетчике 30 совпадений, опРеделЯет номеР ЯчейкИ во втоРом 14 И выходы которого подключены к одним из третьем 24 накопителях, в которую в входов 32 первого порогового элемента

31, другие входы 33 которого соединены 25 ственно эталонной комбинации и маски с выходами второго порогового элемента "ричем запись проводится таким образом

34, а выход является выходом Устройст а. что эти комбинации занимают номера ячеНакопители 13,14 и 24 выполнены на ек с + no (-3.) включительно, т.е. полупроводниковых запоминающих схемах. всего ячеек. Затем на четвертом вы«

Адресные входы 21, 22 и 28 соо"-- mw 0 ходе 39 блока 35 записи эталонных имвенно первого 13, второго 14 и треть- пульсов устанавливается потенциал, соотего 24 накопителей предназначены для ветствующий режиму Считывание» второго выбора кристалла полупроводниковой за- 14 и тРетьего 24 накопи"теней, на первом поминающей схемы. выходе 36 потенциал, соответствующий

Устройство работает следующим обре- 35 1 е второй выход 37 запирается, а вид зом. сигнала не третьем 38 и пятом 40 выУстройство позволяет анализировать ходах в этом случае безразличен. После комбинации двоичного кода произвольной этого Устройство может работать в ре длины, не превъццеющей объема первого жи е «Анализ». накопители 13 и работает в режимах

4о

Режюл "Анализ", "Запись эталона и Анализ" . Тактовые импульсы, сопровождающие

Режим "Запись эталоне . двоичнокодированную информацию и соо1Со второго выхода 37 блока 35 записи ветствуюшие ао времени началу каждого эталонных импульсов в регистр 10 адреса бита, поступают на вход синхроимпульсов

35 заносится в двоичном коде число М такое, Устройстве. На первый вход формирора что L- М 4, где L -некоторое, напри- теля .,2 импульсов поступают импульсы с мер максимально возможное число, кото- выходе генератора 1 импульсов, следуюрое может находиться в нервом счетчике щие с частотой Г, значение которой удо6 адреса или втором счетчике 9 адресе; - влетворяет следующему Условию Г phiz

S0 э

Во второй накопитель 14 заносится эта- где $ — частота следования тактовых имлонная комбинация двоичного кода длиной пульсов. Формирователь импульсов 2 в N битов, а в третий накопитель 24 - запускается тактовыми импульсами и маска, которая представляет собой также формирует печку из и импульсов с ческомбинацию двоичного кода, содержащую, тотой следования импульсов в пачке, равкак и эталонная комбинация, N битов и ной Г . Тактовый импульс поступает характеризующуюся тем, что в ней g -й также не установочный вход счеччика 30 бит принимает значение 1, если соот- совпедений подготавливая его к работе

М к р оте, ветспвующий i -A бит эталонной комби- На первый вход триггера 5, устанавливая

8581 на его выходе потенциал, соответствующий режиму Запись" первого накопителя

13, и через первый элемент ИЛИ 3 — на вход первого счетчика 6 адреса и вход первой линии 7 задержки. При этом в первом счетчике 6 адреса устанавливается число, соответствующее адресу ячейки первого накопителя 13, в которую записывается бит информации; поступающий на его информационный вход 17. Запись проводит л ся импульсом с выхода первой линии 7 задержки, поступающего на адресный вход

21 первого накопителя 13 и задержанного на время k (—

Ф

Затем первый иэ пачки импульсов на выходе формирователя 2 импульсов устанавливает на выходе триггера 5 потенциап, соответствующий режиму Считывание первого накопителя 13, и проходит через первый 3 и второй 4 элементы ИЛИ со- 2о ответственно на вход первого 6 и второго

9 счетчика адреса. Остальные (q -1) импульсов из пачки подтверждают состояние триггера 5. Таким образом, из соответствующих ячеек первого 13 и второго з

14 накопителей, адреса которых опрецеляются состояниями соответственно первого 6 и второго 9 счетчиков адреса, одновременно нв схему 23 сравнения считываются биты принимаемой и эталон- 3о ной комбинаций. Считывание проводится импульсами соответственно с выходов первой 7 и второй 8 линий задержки. При этом из ячейки третьего накопителя 2 4 считывается соответствующий бит маски. зс

Адреса используемых ячеек всех ЗУ принимают значения от М до (L -1) с шагом 1 и изменяются циклически. Это происходит следующим образом. Если в 0 первом 6 или втором 9 счетчике адреса было зафиксировано предыдущим импульсом число (L -1), то последующий импульс, поступающий на вход какого либо из этих счетчиков,.установит в нем в пер-<> вый момент число L на которое настроены дешифраторы 11 и 12. Сигнал с выхода соответствующего дешифратора 11 и

12 установит первый 6 или второй 9 счет- » чик в следующий момент в начальное состояние, переписав в разряды соответствующего счетчика 6 или 9 адреса параллельным кодом число N иэ регистра 10 адреса.

А так как импульс, которым проводится запись или считывание из накопителей

13,14 и 24, задержан относительно импульса на входе соответственно счетчиков

6 и 9 адреса на время S —, то обра° Фу

При совпадении значений сравниваемых соответствующих битов принимаемой и эталонной комбинаций схема 23 сравнения вырабатывает импульс, который поступает на первый вход элемента И29.

Если данный бит в эталонной комбинации учитывается при анализе принимаемой комбинации, т.е. значение соответствующего бита маски есть "1, импульс с выхода схемы 23 сравнения проходит на вход счетчика 30 совпадений и изменяет его состояние на единицу, в противном случае значение счетчика 30 совпадений не изменяется.

04 8 щение в соответствующий накопитель проволится по адресу М.

Таким образом, в интервале времени — межлу двумя соселними тактовыми импульсами иэ второго 14 и третьего 24 накопителей считываются все

М битов эталонной комбинации и маски соответственно. 3а это же время 7 в первый накопитель 13 записывается один бит, поступающей íà его информационный вход 1 7 двоично-кодированной информации, и считывается комбинация из ранее записанных битов, включая бит, записанный в этот же интервал времени. Причем бит, записанный последним во времени, считывается последним в комбинации, т.е. если последняя запись проводится в ) -ю ячейку первого накопителя 13, то счичыва ние начинается в (j + ) — ой и заканчивается j -ой ячейкой.

Так как в интервалах времени ь к первому накопителю 13 обращение проводится (И+ < ) раз (1 раз — запись, (Ч раэ — считывание), в ко второму 14 и третьему 24 накопителям — только М раз (считывание), то в кажлый последующий интервал при побитном сравнении принимаемой и эталонной комбинации бит, находящийся в -ой ячейке первого накопителя 13, последовательно сравнивается с битом в q -ой, ((-1)-ой, (j -2)-ой... М-ой, (L -1)-ой, (L»2)-ой. (1 +2)-ой, (Т+1)-ой ячейке второго накопителя 14, после чего в < -ю ячейку первого накопителя 13 записывается другой бит принимаемой двоичнокодированной информации, т.е. сравнение проводится таким образом, что принимаемая комбинация в каждом следующем интервале при сравнении с эталонной комбинацией квк бы сдвигается относительно нее на один бит..

9 8581

При превышении числом, поступающим с выходом счетчика 30 совпадений на один из входов 32 первого порогового элемента 31, числа, задаваемого на его других. входах ЗЗ при помощи второго порогоЬого элемента 34, на выходе первого порогового элемента 31 появляетси сигнал обнаружения заданной кодовой комбинации.

Технико-экономическое преимущество r 0 предлагаемого устройства заключается в повышении надежности обнаружения заданных признаков в анализируемой комбж нации двоичного кода за счет обеспечения побитного сравнения с эталонной ком- rs бинацией двоичного кода и маскирования любых входящих в нее битов, а также оперативной замены эталона. .20

Формул а изобретения

Логическое запоминающее устройс нзо, содержащее генератор импульсов, элементы ИЛИ, триггер, первый счетчик адреса, 25

per ècòp адреса, накопители, схему сравнения и элемент И, причем первые входы элементов ИЛИ соединены с первым входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко 30 входу синхронизации устройства, выход первого элемента ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы — ко з входам установки адреса первого накопителя, управляющий вход которого подключен к выходу триггера, а информационный вход является входом устройства, выходи первого и второго накопителей соединены 40 соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности устройства, оно содержит третий 45 накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирова тель импульсов и блок записи эталонных импульсов, причем первый вход формирователя импульсов подключен к выходу генератора импульсов, второй вход — к установочному входу счетчика совпадений и входу синхронизации устройства, а выход к первому входу первого элемента ИЛИ, входы первого деши ратора соединены с выходами первого счетчика адреса, а выход первого деши ратора подключен ко второму управляющему входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным входом первого накопители, первый и второй выходы блока записи эталонных ютпульсов подключены ко второму входу второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с информационным входом второго накопители, четвертый выход» с управляющими входами второго и третьего накопителей, а пятый выход - с информационным входом третьего накопителя, адресные входы

1второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом второго элемента ИЛИ и первым управляющим входом второго счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса второго и третьего накопителей и входам второго деши ратора, выход которого соединен со вторым -управляющим входом второго счетчика адреса, выход третьего накопителя подключен ко второму входу элемента И, выход которого соединен сс входом счетчика совпадений, sanoды которого подключены к одним из входов первого порогсюого элемента, другие вхо ды которого соединены с выходами второго порогового элемента, а выход является выходом устройства.

Источники информации, принятые во внимание при экспертизе..

l. Патент США М 3346844, кл.

34О-146.2, опублик. 1967.

2. Авторское свидетельство СССР

l4 427377, кл. 4 ll С 9/OO, 1974 (прототип) .