Регистр сдвига

Регистр сдвига

Иллюстрации

Показать все

Реферат

 

7. Г." Р, ъ г Х...,,,, h

В. К, Габелко и В. А. Смирнов (7l) Заявитель (34) РЕГИСТР СДВИГА

Йедостатком устройства является то, что цля его построения требуются интегральные схемы, имеющие большое количество внешних выводов. Например, для реализации, четырех. разрядного сдвигающеS го регистра требуются интегральные схемы, имеющие не менее 19 внешних выводов е

Изобретение относится к вычислительной технике и дискретной автоматике и может. быль использовано при построении цифровой аппаратуры повышенной надежности.

Известен резервируемый сцвигающий регистр, содержащий резервируемые ре» гистры, эжменты И, эжменты ИЛИ, выходы которых подключены к первым входам вторьм эжментов ИЛИ, допоюыительее ные элементы И и анализаторы, входы которых подключены к выхоцам контрольных триггеров резервируемых регистрсв, а прямой выход» к входам первых допожительных эжментов И, вторые вхопы которых

15 ссецинены с выходами основных и резерв ных разрядов резервируемых регистров, а выход - co вторыми входами вторых элементов ИЛИ, при этом инверсный выход анализатора подключен к вторым входам первых эжментов И и к входам вторых дополнительнык элементов И, выходы ко- . торых подключены к вхоцам первых элементов ИЛИ P1g.

Наибоже близким техническим решением к предлагаемому изобретению является регистр сдвига, содержащий М раэряцов, выполненных на статических триггерах, выыходнью элементы И по числу разряцов, цепи входной и управляющей сдвигом информации, счетчик с импульсами, генератор заторможенных импульсов, два эжмента И, элемент НЕ, ячейки памяти, первые выходы которых подсоединены к выходам регистра сдвига, первую группу элементов И, по числу ячеек памяти, одни из входов которых соецинены со вторыми выходами соответствующих ячеек

\ памяти, генератор тестовых сигналов, 858 l

3 первый и второй элементы И, первый элемент HE и тактовую шину 2 .

Недостаток устройства - его сложность.

Цель изобретения - упрощение регистра за счет уменьшения числа внешних выводов.

Поставленная цель достигается тем, что регистр сдвига соцержит дешифратор, первый и второй элементы НЕ, вторую группу элементов И, элементы И-НЕ, 10 третью и четвертую группы элементов И, причем входы цешифратора соединены с первым и вторым выходами генератора тестовых сигналов, третий выход которого подключен к первым входам первого и 15 второго элементов И, вторые вхоцы которых соединены соответственно с первым и вторым выходами дешифратора, выход первого элемента И соединен с первыми входами первого и второго элементов ИЛИ>20 вторые входы которых соединены соответ ственно со вторым и третьим выходами цешифратора, третий вход второго элемента ИЛИ поцключен к выходу второго элемента И, первый и четвертый выходы це- 25 шифратора и выходы элементов ИЛИ сое динены с первыми входами элементов И второй и третьей группы и с первыми входами элементов И-НЕ, вторые вхоцы элементов И второй группы соединены с 30 выходом первого элемента HE, exoa которого поцключен к четвертому выходу генератора тестовых сигналов и вторым входам элементов И-НЕ, выходы элементов И второй группы соединены с первы- 35 ми входами элементов И четвертой группы, вторые входы которых подключены к выходу второго элемента НЕ, вход которого соединен со вторыми входами элементов И третьей группы и с пятым выходом 40 генератора тестовых сигналов, первые входы ячеек памяти соединены с тактовой шиной, выходы элементов И третьей и четвертой групп подключены соответственно к вторым и третьим входам соответст 4> вующих ячеек памяти, выхоц каждого элемента И, кроме последнего,. первой группы соединен с четвертым входом последующей ячейки памяти, выход последнего элемента

И первой группы соединен с четвертым 50 входом первой ячейки памяти.

На чертеже представлэна t структурная схема регистра сдвига.

Регистр .сдвига содержит сдвигающие регистры 1 (в вице отдельной интеграль- 55 ной схемы), внешние выводы 2-6 интегральной схемы, цешифратор 7, первый и второй элементы И 8 и 9, первый и второй эле07 4 менты ИЛИ 10 и 11, первый элемент НЕ

12, вторую группу элементов И 13-16, элементы И-НЕ 17-20, второй элемент

НЕ 2 1 четвертую группу элементов И

22-25, третью группу элементов И 26 27, элементы И 28 и 29, первую группу элементов И 30-33, ячейки 34-37 памяти, внешние выводы 38-41 интегральной схемы, тактовую шину 42, генератор 43 тестовых сигналов и шину 44 входной информации.

- Каждый из сдвигающих регистров соответствует одному разряд; регистра сдвига.

Д ля с цв и г ающе г о ре гис тр а, с о ответ с твующего старшему четвертому разряпу, ячейка 34 является основной (рабочей), а ячейки 35-37 — контрольными. Для сдвигающего регистра, соответствующего третьему разряду, ячейка 34 является основной, ячейка 35 является резервной, а ячейки 36,37 — контрольными. Для сдвигающего регистра, соответствующего второму разряду, ячейка 34 является основной, ячейки 35,36 являются резервными, а ячейка 37 — контрольной. Для сдвигающего регистра, соответствующего первому разряду, ячейка 34 является основной, а ячейки 35-37 — резервными.

Выводы 2-6 подключены к первому, второму, третьему, четвертому и пятому выходу 43 генератора тестовых сигналов, первые входы элементов И 8 и 9 поцключены к входному выводу 4, вторые выхоцы элементов И 8 и 9 подключены к первому и второму выходу цешифратора 7, при этом выход элемента И 8 подключен к первым входам элементов ИЛИ 10 и 11, вторые входы которых подключены соответственно ко второму и третьему выходу цешифратора 7, а выход элемента И 9 поцключен к третьему вхоцу эжмента

ИЛИ 11. Входной вывод 5 подключен ко входу элемента HE 12 и ко вторым входам элементов И-HE 17-20, а выход элемента HE 12 соединен со вторыми вхо" дами элементов И 13-16. Входной вывоц

6 поцключен ко входу элемента НЕ 21 и ко вторым входам элементов И 26-29, при этом выхоц элемента HE 21 соециюн со вторыми входами элементов И 2225. Тактовая шина 42 подключена к первым входам ячеек 34-37 памяти. Четвертый выхоц цешифратора 7 подключен к первым входам элементов И 13 и 26 и к первому вхоцу элемента И-HE 17, первый выход дешифратора 7 подключен также к первым входам элементов И 14 и 27, а также к первому «ходу элемента И-НГ

5 858 1

18, выход элемента ИЛИ 10 подключен к первым входам эле ментов И 1 5 и 28, а также к первому входу элемента И-НЕ

19, выход элемента ИЛИ 11 поцключен к первым входам элементов И 16 и 29, а также к первому входу элемента И-HE

20, причем выходы элементов И 13-16 подключены соответственно к первым вхоцам элементов И 22-25, а выходы элементов И-.НЕ 17-20 подключены соответст 0 венно к одним из входов элементов И 30

ЗЗ, другие вхоцы KDTopbIx подключены соответственно к выходам ячеек 34-37 памяти. Выходы элементов И 22-25 подключены к третьим входам, а выходы aIIe- p ментов И 26-29 подкачены ко вторым входам ячеек 34-37 памяти, при этом выходы элементов И 30-33 подключены соответственно к четвертым входам ячеек

34-37 памяти. 20

Регистр сдвига работает следующим образом.

Входная информация поступает независимо в каждый из сцвигающих регистров.

С этой целью на внешние выводы 2-6 2Ç сдвигающих ре гистров с. выходов генератора 43 тестовых сигналов подаются сждующие сигналы: для сжигающего регистра, с которого снимается старший

4-й разряд, на выводы 2,4,5,6 подается З0

0», на вывоц 3 подается 1, цля сцвигающего регистра, с которого снимается

3-й разряд,на выводы 3-6 поцается "0", на вывод 2 подается 1,цля сдвигаюшего регистра, с к отор ого сии мается 2-й зз разряп, на выводы 4-6 подается О", на выводы 2,3 поцается "1». Указанные сигналы подаются на внешние выводы сдвигающих регистров тогда, когда через шину 44 входной информации псступают <0 импульсы, подлежащие записи в регистр сдвига.

Для разрыва цепи сцвига от старшего к младшему разряду сцвигающих регистров на выводы 2-6 с выходов генератора 43 45 подаются следующие сигналы: цля сдвигаюшего регистра, с которого снимается старший 4 и разряд, на выводы 2,4,6 подается "О", на выводы 3,5 поцается 1, для сцвигаюшего регистра, с которого 50 снимается 3-й разряд, на выводы 3,4,6 подается О, на выводы 2,5 поцается

"1", для сцвигаюшего регистра, с которого снимается 2-й разряд, на выводы 4,6 подается О, на вывоцы 2,3,5 подается 55

» 1 ю

В режиме контроля на выводы 2-6 сдвигающих регистров с выходов генерато07 6 ра 43 подаются слэцуюшие сигналы: для сдвигаюшего регистра, с которого снимае1 ся старший 4-й разряд, на выводы 2,6 подается 0", на выводы 3-5 подается 1, для сдвигаюшего регистра, с которого снимается 3-й разряд, на выводы 3,6 подается "О", на выводы 2,4,5 подается 1«, для спвигаюшего регистра, с которого снимается 2-й разряд, на вывод 6 поцае ся О, на выводы 2»5 подается 1".

В режиме контроля, с целью установки контрольных ячеек сцвигаюших регистров в

»0», на выводы 2-6 сдвигающих регистр ров с выходов генератора 43 подаются следующие сигналы: для сдвигающего регистра, с которого снимается 4-й старший разряд, на выводы 2,5 подается «О», на выводы 3,4,6 подается 1, для сдвигаюшего регистра, с которого снимается

3-й разряц, на выводы 3,5 подается "О", на выводы 2,4,6 подается 1, для сдвигаюшего регистра, с которого снимается

2-й разряд, на вывод 5 поцается О", на выводы 2,3,4, 6 подаетс я " 1 .

В режиме контроля, с целью установки контр ольных ячеек сдвигающих регистров в «1», на выводы 2-6 сдвигающих регистров с выходов генератора 43 подаются следующие сигналы: цля сдвигаюшего регистра, с которого снимается 4-й старший разряд, на выводы 2,5,6 подается О, на выводы 3,4 подается "1, цля сцвигаюшего регистра, с которого снимается 3-й разряд, на выводы 3,5,6 подается О", на выводы,4 подается

"1", для сцвигаюшего регистра, с которого снимается 2-й разряд, на выводы 5 6 подается О, на выводы 2-4 подается

» 1 Jl

В режиме контроля с помощью такой последовательности импульсов реализуются переходы контрольных ячеек из состояния ноль в состояние "едийица и из состояния единица в состояние ноль".

Предлагаемый резервированный регистр сохраняет работоспособность при отказах ложный ноль и ложная единица .

Технико-экономический эффект изобретения состоит в том, что с помощью введения в сдвигающие регистры дешифратора и дополнительных элементов И,ИЛИ, И-HE, HE число внешних выводов этих регистров в интегральном исполнении сократится. В,случае N — разрядного регистра без дешифратора и цополнительных элементов И, ИЛИ, И-НЕ, HE необходимое число внешних выводов каждого сдвигаюшего регистра равно 4N + 4, а в слу8581 чае, когда в сдвигающие регистры в интегральном исполнении вводятся дешифратор и дополнительные элементы И, И«НЕ, ИЛИ, НЕ, число внешних выводов каждого сдвигаюшего регистра равно И+6о М 7.

Например, для реализации 16-разрядного сдвигаюшего регистра с дешифратором и дополнительными элементами потребуются микросхемы, имеющие в 2,5 раза меньше внешних выродов, чем у микросхем, требуемых для построения сдвигаюшего регистра без дешифратора и дополнительных элементов, а при реализации 32 -разрядного регистра потребуются микросхемы, имеющие в 3 раза меньше внешних вывс дов.

Меньшее количество внешних выводов сдвигаюших регистров упрощает схему регистра сдвига и тем самым увеличивает его надежность. 20

Формула изобретения

Регистр сдвига, содержащий ячейки памяти, первые входы которых подсоединены к выходам регистра сдвига, первую группу элементов И по числу ячеек памяти, одни из входов которых соединены со вторыми выходами соответствующих Зо ячеек памяти, генератор тестовых сигналов, первый и второй элементы И, первый элемент НЕ и тактовую шину, о т л ич а ю ш и и с я тем, что, с целью упрощения регистра сдвига за счет уменьшения числа внешних выводов, в него введены дешифратор, первый и второй элементы

ИЛИ, второй элемент НЕ, вторая группа элементов И, элементы И-НЕ, третья и четвертая группа эжментов И, причем 4О входы дешифратора соединены с первым и вторым выходами генератора тестовых сигналов, третий выход которого подключен к первым входам первоГо и второГо

07 8 элементов И, вторые входы которых соединены соответственно с первым и вторьв. выходами дешифратора, выход первого элемента И соединен с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно со вторым и третьимвыходами дешифатора, третий вход второго элемента ИЛИ подключен к выходу второго элемента И, первый и четвертый выходы дешифратора и выходы элементов ИЛИ соединены спервыми входами элементов И второй и. третьей групп и с первыми входами элементов И-НЕ, вторые входы элементов И второй группы соединены с выходом первого элемента НЕ, вход которого подключен к четвертому выходу генератора тестовых сигналов и вторым входам элементов И-НЕ, выходы элементов И второй группы соединены с первыми входами эжментов И четвертой группы, вторые входы которых подключены к выходу второго элемента НЕ, вход которого соединен со вторыми входами элементов И третьей группы и с пятым выходом генератора тестовых сигналов, первые входы ячеек памяти соединены с тактовой шиной, выходы элементов И третьей и четвертой групп подключены соответственно ко вторым и третьим входам соответствующих ячеек памяти, выход каждого элемента И, кроме последнего, первой группы соеш нен с четвертым входом последующей ячейки памяти, выход последнего элемента И первой группы соединен с четвертым входом первой ячейки памяти.

Источники информаиии, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР по заявке % 264 7402, кл. Cj 1 1 С 1 9/ ОО, 1 978.

2. Авторское свидетельство СССР по заявке М 2.700914/24, кл. 5 11 С 19/00,)

1978 (прототип).

858 107

l ! ! ! ! !

l ! ! !. !

I ! ! ! !

l ! ! ! ! !

ВНИИПИ Заказ 7256/85

Тираж 645 Подписное

Филиал ППП "Патент", г. Ужго род, ул. Проектна я,4