Интегральная логическая схема

Интегральная логическая схема

Иллюстрации

Показать все

Реферат

 

Союз Советскнк

Соцналнстнческнк

Реапубпнк

ОПИСАНИЕ

ИЗОЬГЕтЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-еу (22) Заявлено 030879 (21) 2804299/18-21 Р )

Н 03 К 19/08 с присоединением заявки ¹(23) Приоритет

Государствеииый комитет

СССР по делам изобретеиий и открытий

Опубликовано 300881. Бюллетень № 32

Дата опубликования описания 300881 (5Ç) УАК 821,374 (088,8) (72) Автор изобретения

В. Н, Синеокий (71) Заявитель (54) ИНТЕГРАЛЬНАЯ ЛОГИЧЕСКАЯ СХЕМА

Изобретение относится к микроэлектронике и может быть использовано при построении интегральных схем памяти.

Из вестна логическая схема, выполненная на основе инвертора, в которой предусмотрено шунтирование перехода база-эмиттер выходноГо транзистора диодами llloTTKH, чем обеспечивается достаточно высокое быстродействие 1 .

Однако известная схема характеризуется значительным потреблением мощности, Наиболее близким техническим решением к предлагаемой логической схеме является ТТЛ-схема, содержащая входной многоэмиттерный ранэистор, подсоединенный коллектором к базе транзистора парафазного каскада, коллектор которого соединен с базой первого транзистора выходного каскада, выполненного на двух последовательно включенных через диод транзисторах, а змнттер — к базе второго транзистора выходного каскада (2g, Недостаток известной схемы - низкое быстродействие, рост потребляемой мощности с ростом частоты переключений; выходного тока нагрузки.

Цель изобретения - стабилизация выходного тока при высоком быстродействии и экономичности схемы, Поставленная цель достигается тем, что в интегральной логической схеме, содержащей входной многоэмиттерный транзистор, эмиттеры которого подключены к входным шинам, база через 0 резистор к положительной шине, а коллектор к базе первого транзистора парафазного каскада, эмиттер которого через резистор соединен с земляной шиной и с базой второго транзистора выходного каскада, эмиттер которого соединен с земляной шиной, а коллектор подключен к эмиттеру гервого транзистора выходного каскада и к выходной шине, коллектор первого транзистора парафазного кас20 када подключен к положительной шине, а эмнттер — к базе второго транзистора, эмиттер которого. соединен с земляной шиной, а коллектор - с нагруэочным источником тока, с базой первого транизстора выходного каскада и катодом полупроводникового дио». да, анод которого подключен к базе входного транзистора, либо вместо цепи, содержащей полупроводниковьФ.

30 диод, один цэ змиттеров входного

Формула изобретения

3 8б031 г транзистора подключен к базе первого транзистора выходного каскада, На фиг. 1 приведена при нципи альная электрическая схема устройст ва с диодом в качестве элемента об ратной свяэи на фиг, 2 — то же, с использованчем в качестве элемента обратной связи цепи эмиттер входного многоэмиттерного транзистора— база первого транзистора выходного каскада, Логическая схема содержит входной многоэмитетрный транзистор 1, подключенный базой через резистор 2 к источнику 3 питания, парафазный каскад, первый транзистор 4 которого подсоединен базой к коллектору 15 входного транзистора 1, а эмиттером— к базе второго транзистора 5 и выходной каскад, первый транзистор б которого подключен змиттером к коллектору второго транзистора 7 и ис- р() точнику 8 опорного напряжения, а базой — к коллектору транзистора 5, и источнику 9 тока и катоду полупроводникового диода 10 (фиг,1) либо к дополнительному эмиттеру входного транзистора 1 (фиг, 2), Интегральная логическая схема работает следующим образом, Если на один из входов транзистора 1 (или на все) подан низкий уровень напряжения логического "0", транзистор 4 будет закрыт, следовательно, закрыты транзисторы 5 и 7, так как в их базы не будет течь ток, а источник 8 опорного напряжения схе". мы или транзистор б формирует высокий 35 уровень напряжения логической "1" на выходе схемы, Если на входы транзистора 1 подан высокий уровень напряжения логической "1", то транзистор 4 током че- 4О реэ резистор ? от источника 3 питания открывается и через него потечет ток в базы транзисторов 5 и 7 и шунтирующий элемент 11, При этом процесс нарастания тока нагрузки от источника 8 опорного напряжения через транзистор 7 повторяет процесс роста тока через транзистор 5 до уровня тока„ задаваемого источником

9, исключая ненормируемьте значения бросковых токов коммутации.

Рост выходного тока через транзистор 7 прекращается, когда напряжение между коллектором и эмиттером транзистора 5 достигает величины, равной 2Up>, где Up — прямое 55 напряжение íà р-п-переходе, При этом ограничивается базовый ток транзисто- . ров 1 и 4, а следовательно, и транзисторов 5 и 7 за счет действия отрица тельной обратной связи с базы тран- р зистора 1 на коллектор транзистора 5, Таким образом, достигается стабилизация выходного тока, Высокое быстродействие схемы достигается за счет усиления базового тока транзистора 1 транзистором 4 и 9 раз беэ опасности насыщения транзистора

4, работающего в активном режиме, При достижении уровня заданного тока нагрузки выходной ток транзистора 4 снижается до значения, обеспечивающего этот уровень в статическом режиме, При этом нагруэочный источник

8 опорного напряжения формирует на выходе напряжение, превышающее U, что необходимо, с одной стороны, для обеспечения активного режима работы транзистора 7, с другой стороны для исключения токов через транзистор б при напряжении на коллекторе тран-. зистора 5, равном 20

Отсутствие насыщенных элементов обеспечивает схеме высокое быстродействие при обратном переходе на входе с уровня логической "1" на уровень логического "0".

Таким образом, ТТЛ-схема приобретает быстродействие ЭСЛ-схемы пои низком уровне потребления мощности, 1, Интегральная логическая схема, содержащая входной многоэмиттерный транзистор, змиттеры которого подключены к входным шинам, база через резистор к положительной шине, а коллектор к базе первого транзистора парафаэного каскада, змиттер которого через резистор соединен с земляной шиной и с базой второго транзистора выходного каскада, эмиттер,. которого соединен с земляной шиной а коллектор подключен к эмиттеру первого транзистора выходного каскада и к выходной шине, о т л и ч аю щ а я с я тем, что, с целью стабилизации выходного тока при высоком быстродействии и экономичности схемы, коллектор первого транзистора парафазного каскада подключен к положительной шине, а змиттер — к базе второго транзистора, змиттер которого соединен с земляной шиной, а коллек« тор — с нагрузочным источником тока, с базой первого транзистора выходного каскада и катодом полупроводникового диода, анод которого подключен к базе выходного транзистора.

2. Схема по п,1, о т л и ч а ю— щ а я с я тем, что вместо цепи, содержащей полупроводниковый диод, один иэ змиттеров входного транзистора подключен к базе первого транаистора выходного каскада, Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР

В 294253, кл. Н 03 К 19/00.

2, Скарлетт Цж. ТТЛ-интегральные схемы и их применение. N,, "Мир", 1974, с. 52, фиг, 313, 860314

Фиа

Фиа2

Составитель Г, Тихомирова

Редактор И, Ковальчук Техред М. Голинка КорРектор Ю. Макаренко

Заказ 7573/86 Тираж 988 Подлис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г, ужгород, ул, Проектная, 4