Преобразователь двоичного кода в двоично-десятичный

Преобразователь двоичного кода в двоично-десятичный

Иллюстрации

Показать все

Реферат

 

Сотоэ Советских

Социалистических респубянй

О П И С A H И Е (.ц864278

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДВТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22)» »«o17.10.78 (21)2675131/18-24 с присоединением заявки М— (23) Приоритет— (51)М. Кл.

6 Об < 5/02 (Ъеудеретеееы11 кейктет

-CCCF вв далей кеебретеикй я втхрытвл

Опубликовано 15..09.81. Вюллетень № 34 (53) УДК 681.325 (088. 8) Дата о убликования описа .ия 7,09.81 (72) Авторы изобретения

И. Г. Дубров и И. А. Ольшанская

Г (7f) Заявитель (54) ПРЕОВРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО -ДЕСЯТИЧНЫЙ

Изобретение относится к автомати. ке и цифровой вычислительной технике 1 и может быть использовано при построении двоично-десятичных преобразователей.

Известен преобразователь двоичного кода в двоично-.десятичный, содержащий счетчик, дешифратор и распределитель (l ) .

Недостаток этого преобразователя состоит в низком быстродействии, свя- т занным с последовательной обработкой разрядов довичного кода.

Наиболее близким к предлагаемому является преобразователь двоичного кода в двоичнйй. код в двоично-деся- Е тичный, содержащий накапливающий сумматор, состоящий из комбинационного сумматора и регистра, информационный вход которого соединен с выходом комбинационного сумматора, а выход соединен с первым входом комбинационного сумматора, блок управления вычитанием, двоичный счетчик, коммутатор, выходной регистр, входы которого соединены с соответствукщими выходами коьвтутатора, информационный вход которого соединен с выходом двоичного счетчика, а управляющие входы соединены с соответствующими еы" ходами блока управления вычитанием (г J.

Недостаток этого преобразователя так же состоит в низком быстродействии, так как в нем осуществляется последовательное вычитание иэ исход- ного двоичного числа степенейдесятичного числа, представленных двоич" ным кодом.

Белью изобретения является повышение быстродействия..

Эта цепь достигается тем, что преобразователь двоичного кода в деся тичный, содержащий накапливающий сумматор, состоящий из комбинационного сумматора н регистра, информационный вход которого соединен с выходом комбинационного сумматора, а выход

864278 4

35 т

S0 соединен с первым входом комбинационного сумматора, блок управления вычитанием, двоичный счетчик, коммутатор, выходной регистр, входы которого соединены с соответствующими выходами коммутатора, информационный вход которого соединен с выходом двоичного счетчика, а управляющие входы соединены с соответствующими выходами блока управления вычитанием, дополнительно содержит блок формирования двоичных эквивалентов, блок управления сдвигом, элементы И первые входы которых соединены с входом эа"% писи регистра и тактовым входом npet образователя, вторые входы соединены с соответствующими выходами блока управления сдвигом и соответствующими входами первой группы входом блока формирования двоичных эквивалентов, а вчходы элементов И соединены с соответствующими входами двоичного счетчика, выход накапливающего сумма-. тора соединен с входами блока управления сдвигом и блока управления вычитанием выходы которого соединены с соответствующими входами второй группы входов блока формирования двоичных эквивалентов, А также тем, что в нем блок упГ, равления сдвигом содержит первый и второй элементы 2И-НЕ/2И, первый и второй элементы ЗИЛИ-НЕ/ЗИЛИ, входы которых являются входом блока управления сдвигом, выход первого элемента ЗИЛИ-HH/ÇÈËÈ являтся первым выходом блока управления сдвигом инверсный выход первого элемента ЗИЛИ"НЕ/ЗИЛИ соединен с первыми входа" ми элементов 2И-НЕ/2И, второй вход первого элемента 2И-НЕ/2И соединен с выходом второго элемента ЗИЛИ"НЕ/.

/ЗИЛИ, инверсный выход первого элемента 2И-HE/2И соединен со вторым входом второго элемента 2И"HЕ/2И, выходы первого и второго элементов

2И-НЕ/2И являются соответственно вторым и третьеим выходами блока управления сдвигом

la фиг. 1 приведена блок-схема преобразователя; на фиг. 2 — пример выполнения блока управления вычитанием; на фиг. 3 — пример выполнения блока управления сдвигом для преобразования 13 разрядных двоичных! чи" сел.

Преобразователь содержит накапливающий сумматор 1, состоящий из регистра 2 и комбинационного сумматора

3, блок 4 управления вычизанием, блок

5 управления сдвигом, блок 6 формирования двоичных эквивалентов, элементы И 7-9, двоичный счетчик 10, коммутатор 11, выходной регистр 12, выходы 13-15 блока 4 управления вычитанием, выходи i6-18 блока 5 управления сдвигом. Блок 4 управления вычитанием содержит (фиг. 2 ) элементы

ИЛИ 19-24, элементы И 25-31. Блок 5 управления сдвигом содержит (фиг.3) элементы 3 ИЛИ-HE/ЗИЛИ 32,33 и элементы 2И-НЕ/2И 34,35. Тактовый вход преобразователя Зб соединен с входом записи регистра 2 и первыми входами элементов И 7"9.

Выходы регистра 2 соединены со вхо-, дами блока 4 управления вычитанием, входами блока 5 управления сдвигом

g первымн входами комбинационного сумматора 3. Выходы комбинационного сумматора 3 соединены со входами регистра 1. Выходы 13-15 блока 4 управления вычитанием подключены к первым входам блока формирования двоичных эквивалентов и к управляющим входам коммутатора 11. Выходы блока 6 формирования двоичных эквивалентов подключены ко вторым входам комбинационного сумматора 3, выходы 16"18 блока 5 управления сдвигом соединены с управляющими входами блока 6 и с первыми входамь элементов И 7-8. Выходы элемент ов И 7-9 соединены со входами двоичного счетчика 10 следующим образом: выход элемента И 7 со входом первого (младшего) разряда счетчика 10, выход элемента И 8со входом второго разряда (вес.2), выход И 9 подключен ко входу третье" го (вес.4) разряда двоичного счетчика 10. Вторые входы элементов И

7-9 н вход записи регистра 2 соединены с тактовым входом преобразователя. Выход двоичного счетчика 10 соединен с информациожючн входами коммутатора 11, выходы .второго подключены ко входам выходного регистра 12, Принципы работы преобразователя основаны на вычитании из двоичного числа двоичных кодов степеней десятичного числа f1000, 100, 10). В зависимости от значений разрядов двоичного числа вычитаемая константа может умножаться на 1,2 или 4, т.е, вычитаются числа 4000» 2000, 1000, 400, 200,100,40,20,10. Количество вычитаний подсчитывается двоичным счетчисоответствующую тетраду выходного регистра 12 (тетрада тысяч, сотен,,десятков), единицы двоично-десятичного числа фиксируются в регистре 2 накапливающего сумматора 1. Так, наприме, число 7695 преобразуется sa 9 тактов, причем в первом такте вычтено число 4000, во втором - 2000, в третьем — 1000, четвертом — 400, пя1О том — 300, шестом -40, седьмом и восьмом - по 20, в девятом также вычтено число 10.

Блок 4 управления вычитанием осуществляет анализ всех разрядов со15 держимого регистра 2.

Функции выходов блока 4 имеют следующий вид

ыход 13 = f< а а +а "9+аа+аб а5+

Й 1о 9

+ a> a> a> ° a4 };

20 выход 14 f f -(a9+a8+a7+a6-а5. (а4+

+a3+a2) );

2 выход 15 " (а6+а5+а4+аЗ ° (a2+a 1)), где al — а12 значения двоичных разрядов, 25

Наличие на входах блока 4 управ-. ления вычитанием любого из разрядов а!О-а12 (веса 1024, 2048, 4096} свидетельствует о том, что анализируемое число содержит "тысячи". Об этом же свидетельствует одновременное нали30 чие а5-а9 или al-а9. В этих случаях появится сигнал на выходе 13. О налиtl и чии в анализируемом числе сотен свидетельствует один из разрядов а7-а9 комбинация разрядов а5, аЬ при наличии

35 одного из Разрядов а2-а4. В этом случае появляется сигнал на выходе 14.

При наличии одного из разрядов а4а6 или комбинации разрядов а2, аЗ нли а1, аЗ появляется сигнал на вы40 ходе 15. Появление сигнала на выходе

13 блокирует выходы 14, 15 блока 4 управления вычитанием. После сформирования тетрады итысячи двоично-десятичного числа снимается условие блокировки иа входе элемента И 28 и начнется формирование тетрады "сотен", затем идесяткови двоично-десятичного числа. Сигнал с выхода элемента И 31, появляющийся при отсутствии сигналов на выходах 13-15 (анализируемое число не содержит тысяч, сотен и десятков) может быть использован как сигнал конца преобразования.

Сигнал на выходе )6 блока 5 управ55 ления сдвигом появляется при наличии единицы в разрядах а12, а9, а6 1веса

4096, 512, 64). В этих случаях константа передается на вход комбинацион5 8 ком с последующей фиксацией в выходном регистре.

Преобразователь работает следующим образом.

В исходном состоянии в регистр 2 записано преобразуемое двоичное число, двоичный счетчик 10 и выходной регистр 12 установлены в ноль. Код, записанный в регистре 2, анализируется в блоке 4 управления вычитанием.

Если анализируемый код содержит итысячи", то появляется сигнал на выходе 13 блока 4 управления вычитан и нием, если код не содержит тысяч а содержит "сотни", то появляется сигнал на выходе 14, а если он содержит только "десятки", то появляется сигнал иа выходе 15. По сигналу с выхода 13 блок 6 формирования двоичных эквивалентов формирует двоичный код числа "тысяча" - 01111011110„ по сигналу с выхода 14 — двоичного . кода числа истои - 01100100, е выхода 16 " двоичного кода числа "десять"

01010 (коды показы, начиная с младших разрядов ). Одновременно осуществляется анализ разрядов двоичного числа в блоке 5 управления сдвигом, который вырабатывает указания, на сколько разрядов poëÿåí быть сдвинут соответствующий двоичиойоэквивалент. Если константа должна быть передана на вход комбинационного сумматора 3 без сдвига появляетоя сигнал на выходе 18 блока 5 управления сдвигом, если должна быть сдвинута на один разряд (умножена на два), то появляется сигнал на выходе 17, если должна быть сдвинута на два разряда (умножена на 4), то появляется сигнал на выходе 16 блока 5 управления сдвигом. Одновременно сигналы управления сдвигами с выходом

l6-18 поступают на..первые входы элементов И 7-9.

Комбинационный сумматор 3 осуществляет вычитание из двоичного числа, записанного в регистре 2 константы, поступающей с выхода блока 6.

При постувлеиии импульса тактовой частоты результат вычитания записывается s регистр 2, à s двоичный счетчик 10 добавлена единица в соответвующий разряд. Операция вычитаемаяповторяется с каждым импульсом тактовой частоты до тех пор, пока число в регистре 2 не-станет меньше десяти.

Коммутатор ll осуществляет запись, содержимого двоичного счетчика 10 в

64278 6

7 864278 ного сумматора 3 со сдвигом на 2 разряда 1умноженной на 4). При наличии в анализируемом числе одного иэ разрядов all, а8, а5 (веса 2048, 256,32) появляется сигнал на выходе 1 1, по которому константа передается на вход комбинационного сумматора со сдвигом, на один разряд (умножена на 2). В остальным..случаях константа передается без сдвига. 1О

Сигналы с выходом 16-18 блока 5 управления сдвигом управляют добавлением единиц в двоичный счетчик 10.

Если константа передается со сдвигом на два разряда (имеется сигнал на вы- 15 ходе 16 блока 5 управления сдвигом), при поступлении импульса тактовой частоты появляется сигнал на выходе элемента И 9 и добавляется единица в разряд двоичного счетчика 10, имеющего вес 4, т.е. содержимое счетчика увеличивается на 4. При наличии сигнала на выходе 17 в счетчик добавляется два, а при наличии сигнала на выходе

IS добавляется 1 в младший разряд двоичного счетчика 10.

Время преобразования в предложенном устройстве меньше, чем в известном, так как за одну операцию может вычитаться константа, умноженная на два или четыре. Так, для приведенного выше примера преобразования числа

7695. в преобразователе f2 3 понадобится 25 тактов, тогда как в предложенном только 9. Кроме того, предложенный преобразователь проще в реа35 лизации, так как отпадает необходиФ мость анализа знака остатка после каждой операции вычитания и нет необходимости в восстановлении операн40 да при отрицательном знаке остатка.

Для Восстановления операнда необходимо иметь дополнительный регистр операнда, либо добавлять к остатку

Вычитаемое, т.е. требуется дополнитвльное оборудование.. блок управления вычитанием, двоичный счетчик, коммутатор, выходной ре- гистр, Рходы которого соединены с соответствующими выходами коммутатора, информационный вход которого соединен с выходом двоичного счетчика, а управляющие входя соединены с соответствующими .выходами блока управления вычитанием, о т л и ч а юшийся тем, что, с целью повышения быстродействия, он содержит блок формирова; ия двоичных эквивалентов, блок управления сдвигом, элементы И, первые входы которых соединены с входом записи регистра. и тактовым входом преобразователя, вторые входы соединены с соответствующими выходами блока управления сдвиroM и с соответствуищими входами первой группы входом блока формирования двоичных эквивалентов, а выходы элементов И соединены с соответствующими входами двоичного счетчика, выход регистра соединен с входами блока управления сдвигом и блока управления вычитанием, выходы которого соединены с соответствующими вхоцами второй группы входом блока форьирования двоичных эквивалентов.

2. Преобразователь по н.l, о тл и ч а ю щ н и с я тем, что в нем блок управления сдвигом содержит первый н второй элементы 2И-НЕ/2И, первый и второй элементы ЗИЛИ-НЕ/ЗИЛИ, входы которых являются входом блока управления сдвигом, выход первого элемента ЗИЛИ-НЕ/ЗИЛИ является первым выходом .блока управления сдвигом, инверсный выход первого элемента

ЗИЛИ-НЕ/ЗИЛИ соединен с первыми входами элементов 2И-НЕ/2И, второй вход первого элемента 2И-НЕ/2И соединен с выходом второго элемента ЗИЛИ"HE/ЗИЛИ,. инверсный выход первого элемента 2И-НЕ/2И,соединен со вторым входом второго элемента 2И-НЕ/2И, выходы первого и второго элементов 2И"НЕ/2И являются соответственно вторым и третьим выходами блока управления сдвигом.

Формула изобретения

$S

l Преобразователь двоичного кода в двоично-десятичный, содержащий накапливающий сумматор, состоящий из комбинационного сум4атора и регистра, информационный вход которого соединен с выходом комбинационного сумматора, а выход соединен с первым входом комбинационного сумматора, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР кл. G06 Р 5/02, В 525944, 1976.

2. Авторское свидетельство СССР, кл. G 06 F 5/02, Ф 437069, 1975.

864278

Составитель И Аршавскнй :

Редактор M.Õîìà Техред 3.Фанта Корректор У.Нономаренко

Заказ 7793/1l Тирам 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП. "Патент", r. Ужгород, ул. Проектная, 4