Устройство для вычисления алгебраических выражений

Устройство для вычисления алгебраических выражений

Иллюстрации

Показать все

Реферат

 

О П И C А Ы И Е ()864298

ИЗОВРЕТЕЫ ИЯ

CoIo3 Советсиик

Социалистическик

Республик .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22)Заявлено 17.12.79 (2!) 2884790/!8-24 с присоединением заявки М— (23) Приоритет—

Опубликовано 15.09.81- Бюллетень М34

Дата онублнкования описания 15 .09 .Sl (5l)M. Кд.

6 06 6 7/!2!

003Ивретекяиы1! xowrer

СССР

an делан иэебрвтеяи11 н вткрытя1! (53) УДК 681 ° 335 (088.8) (72) Авторы изобретения

С. Ф. Веденков, О. А. Любезников и A. С.

Ордена Трудового Красного Знамени специ ьное. ь констр кто ское б о аналитического и и с1 -оейия :На чно. (71) Заявитель у р р чжр .. у технического объединения АН СССР (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ АЛГЕБРАИЧЕСКИХ

ВЫРАЖЕНИЙ

Изобретение относится к автоматике и вычислительной технике и может найти применение для вычисления алгебраических выражений, включающих в себя выполнение операций умножения, деления, сложения и вычитания.

Известно вычислительное устройство содержащее группу компараторов, интеграторы, блок управления, ключ, управляемый делитель напряжения, умножители, блоки сложения и вычитания, пет0 реключатель и генератор опорного напряжения (I ).

Известно также вычислительное устройство, содержащее входной коммутатор, интегратор, нуль-орган, группу компараторов, элементы И, блок управления, генератор экспоненциального напряжения и блок регистрации $2).

Недостатком этих устройств являют. 20 ся ограниченттые функциональные возможности, так как они могут выполнять только множительно-делительныЕ операции и не выполняют операции сложения и вычитания.

Наиболее близким к предлагаемому является устройство для вычисления алгебраических выражений, содержащее входной коммутатор, первая группа сигнальных входов которого подключена к входам устройства, выход — к сигнальному входу цифроуправляемого делителя напряжения, а вторая группа сигнапьных входов — к выходам устройства и к основной группе выходов блока аналоговых запоминающих ячеек, соединенного входами с выходами выходного коммутатора, подключенного сигнальным входом к первому входу компаратора, выход которого соединен с сигнальным входом блока преобразования в цифровой код, причем управляющие входа входного и выходного коммутаторов и блока преобразования в цифровой код соединены с соответствующими управляющими выходамн блока управления, а выход блока преобразования в

98 ф

3 . 8642 цифровой код подключен к управляющему входу цифроуправляемого делителя напряжения, выход которого подключен к первому входу компаратора, соединенного вторым входом с дополнительным выходом входного коммутатора (3).

Недостатком устройства являются его ограниченные функциональные возможности, не позволяющие вычислять, сложные алгебраические выражения, включающие в себя кроме операций умножения — деления также операции н сложения — вгачитания.

Цель изобретения — расширение класса вычисляемых алгебраических выэажеt5 ний, т. е. вычисление сложных алгебраических выражений, включающих как операции умножения и деления, так и ойерации сложения и вычитания.

Для достижения этой цели в устройство для вычисления алгебраических вы20 ражений, содержащее входной коммутатор, первая группа сигнальных входов которого подключена к входам устрой" ства, выход — к сигнальному входу цифроуправляемого делителя напряжения, а вторая группа сигнальных входов — к выходам устройства и к основной группе выходов блока аналоговых заноминающих ячеек, соединенного входами с выходами выходного коммутатора, подключенного сигнальным входом к первому входу компаратора, выход которого соединен с сигнапьным входом блока преобразования в цифровой код, причем управляющие, входы входного и 35 выходного коммутаторов и блока пре" образования в цифровой код соединены с соответствующими управляющими выходами блока управления, дополнительно, введены ключи, операционный усилитель, 40 масштабные резисторы и мультиплексор цифровых кодов, соединенный первым информационным входом с выходом блока преобразования в цифровой код, вторым информационным входом — с инфор- 45 мацйонным выходом блока управления, а

I выходом — с управляющим входом цифроуправляемого делителя напряжения,подключенного выходом к сигнальным входам.двух ключей, выход первого из кото- 50 рых соединен с неинвертирующим входом операционного усилителя, подключенного

< ийвертирующим входом к выходу второго ключа и через первый масштабный резистор к выходу третьего ключа, соединенного сигнальным входом с дополнительным выходом блока аналоговых запоминающих . ячеек, а выход операционного усипителя подключен к первому входу компаратора и через второй масштабный резистор — к инвертирующему входу операционного усилителя, причем второй вход компаратора соединен с шиной нулевого потенциала, а управляющие входы ключей н мультиплексора цифровых кодов подключены к соответствующим управляющим выходам блока управления.

Блок управления содержит генера- . тор импульсов, синхронизатор, узел постоянной памяти, дешифратор команд, регистр операций, регистр и дешифратор входного коммутатора, регистр и дешифратор выходного коммутатора, регистр коэффициента, счетчик времени и счетчик команд, подключенный управляющим входом к выходу регистра операций и управлякщему входу .счетчика времени, а выходом — к адресному входу узла постоянной памяти, выход которого соединен с входом дешифратора команд, подключенного выходами к информационным входам регистра коэффициента, регистра выходного. коммутатора, регистра входного коммутатора и регистра операций, вход обнуления которого соединен с выходом счетчика времени, причем выход регистра входного коммутатора подключен к входу дешифратора входного коммутатора, выход регистра выходного коммутатора соединен с входом дешифратора вьиодного коммутатора, а управляющие входы узла постоянной памяти и всех регистров и счетные входы счетчиков подключены к соответствующим выходам синхронизатора, соединенного входом с выхоцом генератора импульсов, причем выход регистра коэффициента является информационным выходом блока управления, а выходы регистра операций и дешифраторов входного и выходного коммутаторов — соответствующими управляющими выходами блока управления.

На чертеже изображена блок-схема устройства для вычисления алгебраических выражений.

Устройство содержит входной коммутатор I первая группа сигнальных входов которого подключена к входам устройства, выход — к сигнапьному входу цифроуправляемого делителя 2 напряжения, а вторая группа сигнальных входов - к выходам устройства и к основной группе выходов блока 3 аналоговых запоминающих ячеек. Входы блока 3 а 0„+ а Uq ° вых соединены с выходами выходного коммутатора 4, подключенного сигнальным входом к вьа<оду операционного усилителя 5 и к первому входу компаратора

6. Компаратор 6 соединен вторым входом с шиной нулевого потенциала, а выходом - с сигнальным входом блока 7 преобразования в. цифровой код. Блок

7 подключен выходом к первому информационному входу мультиплексора 8 цифровых кодов, соединенного вторым информационным входом с информационным выходом блока 9 управления, а выходом - с управляющим входом цифроуправляемого делителя напряжения 2. Выход делителя 2 подключен к сигнальным входам двух ключей 10 и 11, выход ключа 10 соединен с неинвертирующим входом операционного усилителя 5. Усилитель 5 подключен инвертирующнм входом к выходу второго ключа II и через первый масштабный резистор 12 — к выходу третьего ключа 13, соединенного сигнальным входом с дополнительным выходом блока 3 аналоговых запоминаю1 щих ячеек. Выход операционного уси-, лителя 5 подключен через второй масштабный резистор 14 к инвертирующему входу усилителя 5. Управляющие входы коммутаторов 1 и 4, блока 7 преобразования в цифровой код, мультиплексора 8 и ключей 10, ll и 13 соединены с соответствующими управляющими выходами блока 9 управления.

Блок 9 управления может быть выполнен, например, содержащим генератор

15 импульсов, синхронизатор 1б, узел

17 постоянной памяти, дешифратор 18 команд, регистр !9 операций, регистр

20 и дешифратор 21 входного коммутатора, регистр 22 и дешифратор 23 выходного коммутатора, регистр 24 коэффициента, счетчик 25 времени и счетчик 26 команд. Счетчик 26 подключен управляющим входом к выходу регистра

19 и к управляющему входу счетчика

25, а выходом — к адресному входу ysла 17 постоянной памяти. Выход узла

17 соединен с входом дешифратора !8.

Выходы дешифратора 18 подключены к информационным входам регистров 19, 20, 22 и 24, причем вход обнуления регистра 19 соединен с выходом счетчика 25. Выход регистра 20 соединен с входом дешифратора 21, выход регист-. ра 22 — с входом дешифратора 23. Выход регистра 24 является информацион- ным выходом блока 9 управления, а выходы регистра 19 и дешифраторов 21 .и

64 2.98 6 23 — управляющими выходами блока 9 управления.

Устройство работает следукицим образом.

Пусть необходимо выполнить операцию вида

1о где U . и U —, входные напряжения на

1 2 первом и втором входах устройства соответственно; а и а — нормированные постоянные

15 коэффициенты (а„ с 1; а <1);

0 — вйходное напряжение уст Ы% ройства.

Выполнение операции производится за два этапа. На первом этапе блок 9 вы" рабатывает управляющие и информационный сигналы, которые обеспечивают следующий режим: напряжение U с первого входа, устройства через коммутатор 1 подключается к сигнальному входу делителя 2; выход делителя 2 через ключ

11 подключается к инвертирукщему входу усилителя 5; выход усилителя 5 через коммутатор 4 подключается к одной

30 из запоминающих ячеек, например первой, блока 3; код коэффициента а с информационного выхода блока 9 управления через мультиплексор 8 подается на уп- равляющий вход делителя 2. В результате (при соответствующим образом

35 заданных соотношениях между коэффициентами С1, кодами, их представляющими, резисторами делителя 2 и резистором 14 в цепи обратной связи усилителя 5) на выходе усилителя 5. сформи40 руется напряжение, равное -e U ) .

Это напряжение в конце первого этапа запоминается в первой ячейке блока 3.

На втором этапе блок 9 управлений вырабатывает сигналы, которые обеспечивают следующий режим: напряжение U с второго входа устройства через коммутатор 1 подается на сигнальный вход делителя 2; выход делителя 2 через ключ 10 подключается к неинвертирукще3О му входу усилителя 5; выход усилителя 5 через коммутатор 4 подклю чается к другой, например второй, ячейке блока 3; выход пер-, вой ячейки через ключ 13 и резистор

12 подключается к инвертирукяцему входу усилителя 5; с информационного выхода блока 9 код коэффициента а через куль. типлексор 8 подается на управлякщий

864298 вход делителя 2. В результате с помощью делителя 2 и усилителя 5 формируется напряжение, равное a U которое суммируется с обратным знаком (величины резисторов 12 и 14 выбраны одинако- выми) с выходным напряжением первой ячейки блока 3 аналоговых запоминающих ячеек, т. е. на вторую ячейку бло" ка 3 с выхода усилителя 5 поступает напряжение, р авное а О g + à U <. 10.

При выполнении операции вычисления типа a U — а 0 < работ а устройства протекает аналогично за тем исключением, что на втором этапе выход делителя 2 подключается через ключ 11 к инвертирующему входу усилителя 5.

Пусть необходимо выполнить операции умножения и деления, например операцию вида

20 а выем где U U U — входные напряжения

1 3 на первом, втором и третьем входах устройства соответственно; а — нормированный постоянный коэффициент 30 а Х1.

При выполнении этой операции работа устройства распадается sa времени на три этапа. Первый этап выполняется аналогично первому этапу при выполнении операции суммирования за тем исключением, что выход цифроуправляемого делителя 2 напряжения подключается к иеинвертирующему входу усилителя 5 через ключ 10. В этом случае на выходе 40 первой ячейки блока 3 в конце первого этапа устанавливается напряжение, равное aU< Второй этап при выполнении операции умножения-деления выполняет— ся аналогично второму этапу при выпол- 4 ненни перации суммирования за тем исключением, что запрещается работа выходного коммутатора 4 и разрешается работа блока 7 преобразования в цифровой код, выходной код М которого через мультиплексор 8 поступает на управляющий вход делителя 2. Компаратор 6 сравнигает выходной сигнал усилителя

5 с нулевым потенциалом, а блок 7 в соответствии с выходным сигналом комSS паратора б осуществляет подбор кода Й таким образом, чтобы напряжение Ug co второго входа устройства скомпенси1 овало на усилителе 2 напряжения с выхода первой ячейки блока 3, равное aU 1

Тогда в конце второго этапа, при равенстве нулю выходного напряжения усилителя 5, коэффициент передачи 4t по напряжению от сигнального входа делителя 2 до выхода усилителя 5 станет равным

И =- а -

U 1 112

На третьем этапе выполнения операции умножения-деления блок 9 управления вырабатывает управляющие сигналы, которые обеспечивают следующий режим: на сигнальный вход делителя 2 через коммутатор 1 подключается третий вход (напряжение Ug), ключи 1О и 11 остаются в том же положении, которое было на втором этапе, ключ 13 размыкается, выход операционного усилителя 5 через выходной коммутатор 4 подклю" чается к одной из ячеек блока 3, в блоке 7 сохраняется код М, полученный на втором этапе, который и на третьем этапе через мультиплексор 8 поступает на управляющий вход делителя 2. Тогда в конце третьего этапа на выходе операционного усилителя 5 и на выходе выбранной ячейки блока 3 будет напряжение

U а — ".— °

U О

ВИХ и

Так как в устройстве промежуточные результаты выполнения каждой операции. запоминаются в ячейках блока 3, аналоговых запоминающих ячеек, выходы которого подключены к входам входного коммутатора 1„ то данное устройство может производить автоматическое вычисление сложных рациональных алгебраических выражений, включающих последовательное выполнение арифметических операций над входными аналоговьвчи сигналами и промежуточными результатами. В этом случае необходимая программа вычислений размещается в узле 17 постоянной памяти блока 9 в виде цифровых кодов команд. Каждая команда соответствует одному шагу при выполнении той или иной операции, и следовательно, для выполнения операции сложения (вычитания) необходимо иметь две команды, а для операции умножения-деления — три.

Каждая команда содержит код операции,, код адреса для входного коммутатора

1, код адреса для выходного коммута9 1642

Формула изобретения

1. Устройство для вычисления алгеб" 55 раических выражений, содержащее входной коммутатор, первая группа сигнальных входов которого подключена к вхотора 4 и код постоянного коэффициента. Текущее содержание счетчика 26 команд (адрес команды) поступает в узел

17 постоянной памяти, иэ которого выбирается очередная команда. Продешиф;рированный в дешифраторе 18 код операции записывается в регистр 19 операций,выходные сигналы которого(в зависимости от: када операции) управляют работой ключей 10, ll, 13 мультиплесора

8 и блока 7 преобразования в цифровой код. Кроме того, одиг из сигналов регистра 19 операций управляет работой счетчика 26 команд и счетчика 25 времени При выполнен длинной по време- 15 ни команды (например, умножение-деле" ние) этот сигнал блокирует изменение содержимого счетчика 26 команд и разрешает работу счетчика 25 времени, с помощью которого задается интервал времени, необходимый для выполнения длинной команды. По окончании этого интервала сигнал со счетчика 25 времени обнуляет регистр 19 операций и при этом снимается блокировка со счетчика 26 команд.

Коды адресных частей команды за.писываются соответственно в регистры

20 и 22 входного и выходного коммутаторов и после дешифрации управляют

30 работой соответственно входного 1 и выходного 4 коьыутаторов. Код постоянного коэффициента записывается в регистр 24 коэффициента, откуда .поступает на второй информационный вход мультиплексора 8. Синхронизация работы всех узлов блока 9 управления осуществляется от синхронизатора 16, который вырабатывает последовательность тактирующих импульсов. Выкодншм сигналом для синхронизатора яв™ ляется сигнал генератора !5 импульсов.

Предлагаемое устройство позволяет вычислять более сложные алгебраические выражения, в частности выражения, со- 45 держащие операции деления, умножения, сложения и вычитания, т. е. обладает более широкими функциональными.возмо.хностями, причем процесс перехода от одной вычислительной операции к другой М при обработке кода входных напряжений может быть автоматическим.

98 10 дам устройства, выход" — к сигнальному входу цифроуправляемого делитеЛя напряжения, а вторая группа сигнальных входов " к выходам устройства и к основной группе выходов блока аналоговых запоминающих ячеек, соединенного входами с выходами выходного коммутатора, подключенного сигнальным входом к первому входу компаратора, выход которого соединен с.сигнальным входом бло ка преобразования в цифровой код, причем управляющие входы входного и выходного коммутаторов и блока преобразования в цифровой код соединены с соответствующими управляющими выходаf ми блока управления, о т л и ч а ю— щ е е с я тем, что, с целью расширения класса вычисляемых алгебраических выражений, в устройство дополнительно введены ключи, операционный усилитель, масштабные резисторы и мультиплексор цифровых кодов, соединенный первым информационным входом с выходом блока преобразования в цифровой код, вторым информационным входом - с информационным выходгч блока управления, а выхо« дом — с управляющим входом цнфроуправляемого делителя напряжения, подключенного выходом к сигнальным входам двух ключей, выход первого из которых соединен с неинвертирующим входом операционного усилителя, подключенного инвертирующим входом к выходу второго ключа и через первый масштабный резистор - к выходу третьего ключа, соединенного сигнальным входом с дополнительным выходом блока аналоговых запоминающих ячеек, а выход операционного усилителя подключен к первому входу компаратора и через второй масштабный резистор — к инвертирующему входу операционного усилителя, причем второй вход компаратора соединен с шиной нулевого потенциала, а управляющие входы ключей и мультиплексора цифровых кодов нодкпючены к соответствующим управляющим выходам блока управления, 2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит генератор импульсов, синхронизатор, узел постоянной памяти, дешифратор команд, регистр операций, регистр и дешифратор входного коммутатора, регистр и дешифратор выходного коммутатора, регистр коэффициента, счетчик времени и счетчик команд подключенный управляющим входом к выходу регистра операций и управляющему

864298

Составитель С. Казинов

Редактор М. Хома Техред 3. Фанта Корректор С. Щомак

Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб,, д. 4/5

Заказ 7794/72

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 входу счетчика времени, а выходом — к адресному входу узла постоянной памя-. ти, выход которого соединен с входом дешифратора команд, подключенного выходами к информационным входам регист5 ра коэффициента, регистра выходного коммутатора, регистра входного коммутатора и регистра операций, вход обнуления которого соединен с выходом счетчика времени, причем выход регистра входного коммутатора подключен к входу дешифратора входйого коммутатора, выход регистра выходного коммутатора соединен с входом дешифратора выходного коммутатора, а управляющие входы узла постоянной памяти и всех регистров и счетные .входы счетчиков подключены к соответствующим выходам синхронизатора, соединенного входом с выходом генератора импульсов, причем выход регистра коэффициента является информационным выходом блока управления, а выход регистра операций и дешифраторов входного и выходного коммутаторов — соответствующими управляющими выходами блока управления.

Источники информации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР

У 674043, кл. G 06 G 7/16, 1977.

2. Авторское свидетельство СССР

У 732899, кл. -6 06 G 7/!6, 1977.

3. Авторское свидетельство СССР

В 674042, кл. G 06 G 7/16, 1976 (прототип).