Устройство цикловой синхронизации (его варианты)

Устройство цикловой синхронизации (его варианты)

Иллюстрации

Показать все

Реферат

 

Colo3 Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ИТИЛЬСТВУ

<>864586 (61) Дополнительное к авт. сеид-ву(22) Заявлено 301179 (21) 2845558/18-09 (51)M. Кл.з

Н 04 Ь 7/08 с присоединением заявки НоГосударственны Й комитет

СССР во дмам изобретеиий и открытий (23) Приоритет—

Опубликовано 150981. Бюллетень Й9 34

Дата опубликования описания 150981

Ю) ПФ 621,394,662 (088.8) (72) втор изобретения

Г.К. Болотин и .Ю.К. Юрченко (11) Заявитель (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ (ЕГО ВАРИАНТЫ) 5

Известно устройство цикловой син- д хронизации, содержащее первый эле- с мент И, регистр сдвига, выходи ко- к торого подключены ко входам первого х дешифратора, выход которого с- д чен к первому входу второго элемен- к та И, второй вход которого объе- ми динен с первыми входами первого эле- и мента И, элемента НЕТ и первым вы- пу ходом распределителя импульсов, прк- и чем выход элемента HET подключен к 15 н первому входу первого накопителя, к го второму входу которого подключен вы- л ход второго накопителя, а также блок ч выделения тактовой частоты и кодо в вый разделитель, первый вход которо.« 20 д

ro объедкнен со входами регистра н сдвига и блока выделения .тактовой ча- го стати, выход которого подключен к д первому входу распределителя импуль- п сов, выходы которого подключены со- 25 к ответственно ко входам кодового раз- р делителя (1). в

Однако это устройство обладает низ- т кой помехоустойчивостью и низким бы- р стродействкем. 30 в

Изобретение относится к передаче данных к может использоваться в синхронных системах передачи разного типа.

Цель изобретения — цовьхаение быстродействия и помехоустойчивости.

Цель достигается тем, что в устойство цикловой синхронизации, соержащее.первый элемент И, регистр двига, выходы которого подключены о входам первого дешифратора, выод которого подключен к первому вхоу второго элемента И, второй вход оторого объединен с первыми входапервого элемента И, элемента НЕТ первым выходом распределителя имльсов, причем выход элемента HET одключен к первому. входу первого акопителя, к второму входу котороподключен выход второго накопитея, а также блок выделения тактовой астоты и кодовый разделитель, перый вход которого объединен со вхоами регистра сдвига и блока выделеия тактовой частоты, выход котороподключен к первому входу распреелителя импульсов, выходы которого одключены соответственно ко входам одового разделителя, введены втоой дешифратор, блок проверки чередоания кодов и элемент HJN, выход ко» орого подключен к второму входу аспределителя импульсов, при этом ходы второго дешифратора объединены

864586!

20

ЗО

40 соответственно со входами первого дешифратора, а выход второго дешифратора пог. -очен к вторОму входу первого элеме. а И, выход которого подключен к первому входу блока проверки чередования кодов, к второму и третьему входам которого подключены соответственно выход второго элемен та И и второй выход блока выделения тактовой частоты, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу элемента НЕТ, а также к первому входу второго накопителя, к второму и третьему входам которого подключены соответственно выход элемента

НЕТ и первый выход первого накопителя, .второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подключены к соответствующим входам кодового разделителя.

Кроме того, блок проверки чередования кодов содержит элемент ИЛИ, а также две цепи, каждая из которых состоит из последовательно соединенных триггера, первого элемента И и второго элемента И, выходы каждого .яз которых подключены к первым входам триггеров соответствующей цепи, при этом выходы.первых элементов И каждой цепи подключены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключен к второму входу первого элемента И второй цепи и является первым 35 входом блока проверки чередования кодов, а второй вход триггера второй цепи подключен ко второму входу первоГо элемента И первой цепи и,является вторым входом блока проверки чередования кодов, третьим входом которого являются объединенные вторые входы вторых элементов И каждой цепи.

Причем в устройство цикловой синхронизации могут быть введены второй дешифратор, блок проверки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены со- р ответственно со входами первого дешифратора, а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки "e- 55 редования кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу Щ элемента НЕТ,. а также к.первому вхсду второго накопителя, к второму и третьему входам которого подключены соотнетственно выход элемента НЕТ и первый выход первого накопителя, вто- Я рой выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подкяючены к соответствующим входам кодового разделителя.

Кроме того, блок проверки чередования кодов содержит элемент ИЛИ и две цепи, каждая из которых состоит из последовательно соединенных триггера ,и элемента И, выходы каждого из которых подключены к первому входу триггера соответствующей цепи и перному и второму входам элемента ИЛИ, при этом второй вхбд триггера первой цепи подключен к второму входу элемента И второй цепи и является первым входом блока проверки чередования кодов, а второй вход триггера .второй цепи подключен к второму входу элемента И первой цепи и является вторым входом блока проверки чередования кодов.

На фиг. 1 приведена структурная электрическая схема устройства цико ловой синхронизации, где пунктирной линией показана связь, наличие или отсутствие которой соответствует первому или второму варианту устройства; на фиг.2 и 3 - варианты структурной электрической схемы блока проверки чередования колов.

Устройство цикловой синхронизации (фиг. 1) содержит .регистр сдвига 1, первый и второй дешифраторы 2 и 3, первый и второй элемент И 4 и 5, блок б проверки чередования кодов, элемент НЕТ 7, первый и второй накопители 8 и 9, элемент ИЛИ 10, распределитель импульсов 11, блок 12 выделения тактовой частоты и кодовый разделитель 13. Блок б проверки чередования кодов (фиг. 2) содержит элемент

ИЛИ 14, а также дне цепи, каждая .из которых содержит триггер 15, первый элемент И 16, второй элемент И 17.

Блок б проверки чередования кодон (фиг. 3) содержит элемент ИЛИ 18 и дне цепи, каждая из которых содержит триггер 19 и элемент И 20.

Устройство работает следующим об разом.

Групповой цифровой сигнал(непрерывная последовательность бинарных единиц и нулей) поступает на регистр

1, кодовый разделитель 13 и блок 12 выделения тактовой часто .ы, который осуществляет выделение из группового сигнала тактовой частоты (частота те-. леграфирования), которая необходима для работы распределителя импульсов

11 ° Поступающий групповой сигнал продвигается по разрядам регистра 1.

С выхода регистра 1 комбинации прииимаеьых элементов сообщения(посылок) в параллельном коде поступают на входы дешифраторов. 2 и g. Каждая комбинация симонолов на входах дешифратоpos 2 и 3, аналогичная одной из фа864586

В случае отсутствия фазирующих комбинаций в следующих циклах работа продолжается аналогичным образом до тех пор, пока накопитель 8 не окажется заряженным. Появление до этого момента времени сигнала на выходе блока б (т. е. обнаружение комбинаций на прежних временных позициях) приводит к сбросу ранее заряженного накопителя 8 в нулевое состояние. Этот же сигнал через элемент. ИЛИ 10 объединения проходит на распределитель импульсов 11, запуская его. Таким образом, устройство вновь переходит в режим синфазной работы.

Если теперь вновь происходит кратковременное пропадение фазирующих комбинаций, то работа устройства ничем не отличается от описанной, т.е.устройство вновь переходит в режий поддержания синфазной работы.

При отсутствии сигналов на выходе блока б в Фр подряд следукщих зирующих комбинаций, вызывает формирование сигнала на выходе соответствукщего дешифратора 2 или 3.

Если устройство налодится в состоянии синхронизма, то отдельные сигналы с выходов дешифраторов 2 и 3 совпадают по времени с тактовым сиг-. налом распределителя импульсов 11, поступающим один раз за цикл. При этом на выходах соответствующих элементов И 4 и 5 попеременно (через один цикл) появляются сигналы, соответствукщие по времени моменту опоз,нания фазирующих комбинаций. Блок 6 осуществляет проверку чередования поступающих на его входы сигналов.

Сигнал на выходе схем появляется только при чередовании сигналов на ее входе.

При наличии сигналов в каждом цикле на выходе блока 6 сигналы на выходе элемента HEY отсутству1рт. Поэто- 20 му накопитель 8 не заряжен и сигнал на выходе накопителя 8 отсутствует, Так как в случае синфазной работы сигналы на входе элемента HET 7 присутствуют в каждом цикле, а сиг- . 75 налы на выходе элемента НЕТ 7 отсутствуют, то накопитель 9 заряжается и на его выходе появляется сигнал синфазной работы. Этот сигнал разрешает декодирование информации, поступающей в кодовый разделитель 13, и ее выдачу на выход разделителя 13, разрешает работу накопителя 8 (переводит его в режим готовности к поддержанию аинфаэной Работы, т.е. Раз- 35 режает заряд накопителя 8)и выдается наружу, т.е. на другие устройства приемной части аппаратуры, например индикацию.

Кроме того сигналы с выхода блока 6 поступают на элемент ИЛИ 10 ° Выходные сигналы с выхода элемента

ИЛИ 10 осуществляют запуск распределителя импульсов 11, который управляет записью и декодированием инФормации в кодовом разделителе 13. 45

Таким образом, запуск распрЕделителя импульсов ll осуществляется один раэ в начале цикла принимаемого г эуппового сигнала в одни и те же моменты времени, т.е. устройство нахо- 50 дится в состоянии синфазной работы.

Ложные синхрогруппы, аналогичные фазирующим комбинациям и выделенные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетания нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на входе элементов И 4 и 5, формируемым один раэ за цикл и, следовательно, не проходят через элементы И 4 и 5 и не уча- 40 ствуют в процессе работы блока 6, накопителей 8 и 9 и разделителя импульсов 11.

При кратковременных искажениях фаэирующих комбинаций (например, из-за 65 воздействия помех или при сбоях синхронизации в системах более высокого порядка) сигнал на выходе блока 6 временно отсутствует. В этом случае элемент НЕТ 7 оказывается открытым и сигнал с выхода распределителя импульсов 11, формируемый в конце цикла работы распределителя импульсов 11 (фактически прн его остановке ), поступает через элемент HET 7 на накопители 8 и 9. Этот сигнал срабатывает счетную схему накопителя 9 в ,нулевое .состояние, но уровень сигнала синфазной работы на выходе накопителя 9 остается,так как его сброс осуществляется лишь при поступлении сигнала сброса на выход накопителя 8.

Так как на выходе накопителя 9 присутствует сигнал, разрешающий работу накопителя 8, то сигнал с выхода элемента НЕТ 7 проходит через-накопитель 8 на вход разделителя 13, одновременно заряжая накопитель 8 на одну единицу. Этот сигнал, проходя через элемент ИЛИ 10, запускает распределитель импульсов 11 на следующий цикл работы. Таким образом, запуск распределителя импульсов 11 проходит в тот же момент времени, что и при наличии фазирующих комбинаций, поэтому нарушения синхронизма не происходит и устройство продолжает работу уже в состоянии поддержания синхронизма.

Кроме того, сигнал автозапуска поступает на вход кодового разделителя 13 и выдается наружу, т.е. на другие устройства приемной части аппаратуры, например индикацию. В зависимости от режима работы кодовоFo разделителя 13 сигнал автозапуска либо не оказывает влияния на его работу, либо (режим повышенной достоверности) запрещает декодирование и выдачу информации на выход разделителя 13.

864586 циклах (где to< — коэффициент накопления накопителя 8l,ò.å. при зарядке накопителя 8 на его выходе формируется импульс сброса, который переводит накопитель 9 в нулевое состояние.

В результате на его. выходе появляется нулевой уровень и, следовательно, 5 кодовый разделитель 13 прекращает декодирование информации и ее выдачу на выход. Кроме того, отсутствие сигнала на выходе накопителя 9 закрывает вход накопителя 8, т.е. выродит его из состояния готовности к поддержанию синфазной работы. Таким образом, состояние синфазной работы устройства нарушается и оно переходит в режим поиска синхронизма. При 15 этом фазирующие комбинации, содержащиеся в групповом сигнале, выделяются дешифраторами и поступают через элементы И 4 и 5 на блок 6.

В случае чередования выделившихся Щ комбинаций сигнал с выхода блока 6 поступает на вход накопителя 9, заряжая его, и через элемент ИЛИ 10 на вход распределителя импульсов 11, осуществляя его запуск. 25

Если обнаруженные комбинации, аналогичные фазирующим, сформируются на одних и тех же временных позициях в

° циклах принимаемого группового сигнала меньше, чем Coq раза подряд (где fp - коэффициент накопления накопителя 9), то накопитель 9 продолжает оставаться разряженным и сигнал синфазной работы íà его выходе отсутствует. поэтому накопитель 8 не готов к поддержанию .синфазной работы.

В этом случае при отсутствии сигнала на выходе блока 6 элемент НЕТ 7 оказывается открытым и тактовый сигнал распределителя импульсов 11 с его выхода проходит на вход накопителя 8 :40 и сбрасывает счетную схему накопителя 9 в нулевое состояние. Однако из-за неготовности к работе накопителя 8 сигналы с выхода элемента

НЕТ 7 ие проходят через накопитель 8 4 иа элемент ИЛИ 10 и, следовательно, запуск распределителя импульсов 11 на прежних временных позициях не производится, т.е. устройство продолжает находиться в режиме поиска синхронизма, и поиск фазирующих комбина-. ций осуществляется на отличных от предыдущих временных позициях цикла.

Если на выходе блока 6 сигналы формируются на одних и тех же позициях цикла Veq раза подряд, то накопитель 9 заряжается и на его выходе формируется уровень сигнала синфазной работы. Таким образом, устройство переходит в режим синфазной . работы. Теперь в случае искажения е0 фавирующих комбинаций накопитель 8 вновь пропускает сигналы с выхода элемента HET 7 на элемент ИЛИ 10, т.е. осуществляется запуск распределителя импульсов 11, а устройство 65 работает в режиме поддержаыия синхронизма.

Предложенное устройство обеспечивает повышение помехоустойчивости путем уменьшения. вероятностей ложного фазирования приемника и ошибочного декодирования информации.

Формул а из обре т ения

1. Устройство цикловой синхронизации, содержащее первый элемент И, регистр сдвига, выходы которого подключены ко входам первого дешифратора, выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента HET u первым выходом распределителя импульсов, причем выход элемента НЕТ подключен к первому входу первого накопителя, к второму входу которого подключен выход второго накопителя, а также блок выделения тактовой частоты и кодовый разДелитель, первый вход которого объединен со входами регистра сдвига и блока выделения тактовой частоты, выход которого подключен к первому входу распределителя импульсов, выходы которого подключены соответственно ко входам кодового разделителя, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия и помехоустойчивости, введены второй дешифратор, блок провер-. ки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены соответственно со входами дешифратора, а вылод второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередования кодов, к второму и третьему входам которого подключены соответственно выход второго элемента И и второй выход блока выделения тактовой частоты, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу элемента НЕТ, а также к первому входу второго накопителя, к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопителя, второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подключены к соответствующим входим кодового разделителя. .2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок проверки чередования кодов содержит элемент ИЛИ, а также две цепи, каждая из которых состоит из последователь864586 но соединенных триггера, первого элемента И и второго элемента И, выходы каждого иэ которых подключены к первым входам триггеров соответствующей цепи, при этом выходы первых элементов И каждой цепи подклю5 чены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключен к второму входу первого элемента И второй цепи и является первым входом блока проверки чередования кодов, а второй вход триггера второй цепи подключен ко второму входу первого элемента И первой цепи и является вторым входом блока проверки чередования кодов, третьим входом которого 15 являются объединенные вторые входы вторых элементов И каждой цепи.

3. Устройство цикловой синхронизации, содержащее первый элемент И, регистр сдвига, выходы которого под- Щ ключены ко входам первого дешифратора, выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента НЕТ и первым выходом распределителя импульсов, причем выход элемента НЕТ подключен к первому входу первого накопителя, к второму входу котор го подключен выход второго на ЗО копителя, а также блок выделения тактовой частоты и кодовый разделитель, первый вход которого объедннен со входами регистра сдвига и блока выделения тактовой частоты, выход которого подключен к первому вхо- З5 ду распределителя импульсов, выходы которого подключены соответственно ко входам кодового разделителя, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и по- 40 мехоустойчивости, введены второй дешифратор, блок проверки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены соответственно со входами первого дешифратора, а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключе, к первому входу блока проверки чередования кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу элемента HFT, а также к первому входу второго накопителя, к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопителя, второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подключены к соответствующим входам кодового разделителя.

4. Устройство по п. 3, о т л и-. ч а ю щ е е с я тем, что блок прове . ки чередования кодов содержит элемент ИЛИ и две цепи, каждая из которых состоит из последовательно сое диненных триггера и элемента И, выходы каждого из которых подключены а. первому входу триггера соответствующей цепи и первому и второму входам элемента ИЛИ, при этом второй вход триггера первой цепи подключен к второму входу элемента И второй цепи и является первым входом блока проверки чередования кодов, а второй вход триггера второй цепи подключен к второму входу элемента И первой цепи и является вторым входом блока проверки чередования кодов.

Источники информации, принятые во внимание при экспертизе

1. Левин Л.С., Плоткин М.А, Основы построения цифровых систем передачи. И., "Связь" 1975,с.116-118, рис. 4.1 (прототип).

864586 (Риг.2

4Рие.3

Составитель Е. Смирнова

Редактор Т. Веселова Техреду.Бабинец Корректор Г. Решетник

Тираж 701 Подписное

ВНИИПИ Росударственного комитета СССР по делам изобретений и открытий

11 3035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7834/87 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4