Устройство для цикловой синхронизации

Устройство для цикловой синхронизации

Иллюстрации

Показать все

Реферат

 

Союз Советских

Соцналнстнческнх

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

xiii 866772 (6l ) Дополнительное к авт. санд-ву(22) Заявлено 24.10.79 (21) 2837083/18-24 с присоединением заявки № (23)ПриорнтетОпубликовано 23Л9.81. Бюллетень №35

Дата опубликования описания 26.09.81 (53)M. Кл.

Н 04(7/04

G 06 Р 1/04

3Ъоударстаеииый комитет

СССР до делам изобретений м открытий (53) УДК 681,3 (088.8) !

Б. П. Крысин, П. Н. Куйванен, С. В. Голубев,.:С. Т.,Гусев и В. К. Георгиев

1 (72) Авторы изобретения (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ БИКЛОВОЙ СИНХРОНИЗАБИИ

Изобретение относится к технике передачи двоичной информации по каналам связи, Известны устройства для цикловой синхронизации, используемые в системах пе5 редачи двоичной информации, содержащие на передаче узел для вставления в начале каждой группы информационных двоичных символов одного двоичного элемента (маркера), а на приемной стороне — схему селекции синхронизируюших сигналов (1 ).

Из известных наиболее близким по технической сущности к предлагаемому является устройство для цикловой синхронизации (2 3.

Передающая часть этого устройства состоит из генератора синхроимпульсов и элемента ИЛИ, на один из входов которого подаются синхроимпульсы с выхода генератора, а на другой вход поступает информационная двоичная последователь ность с одним свободным разрядом в каждом цикле, куда вставляется синхроимпульс.

Приемная часть устройства содержит соединенные последовательно блок поиска синхроимпульса и блок повышения достоверности выделения синхроимпульса и распределитель фаз синхроимпульса.

При действии помех в канале связи любая ошибка при приеме маркера приводит к начальному поиску в блоке поиска синхроимпульса. Это снижает цомехоустойчитхзсть устройства цикловой синхронизации.

Бель изобретения - повышение помехоустойчивости устройства для цикловой синхронизации.

Поставленная цель достигается тем, что устройство для цикловой синхронизации, содержащее в передающей части последовательно соединенные генератор синхроимпульсов и элемент ИЛИ, выход которого соединен с каналом связи, в приемной части - узел памяти фазы, выходом соединенный с первым входом первого элемента И, выход которого подключен ко входу распределителя фаз синхроимпульсов, содержит в приемной части накапли35 з 8667 ваюший сумматор, элемент ИЛИ, три запоминающих блока, второй и третий элементы И,триггер и узел управления, причем вход накапливающего сумматора соединен с выходом элемента ИЛИ приемной части устройства, входы которого соединены соответственно с каналом связи и выходами трех запоминающих блоков, выход накапливающего сумматора соединен со входом первого запоминающего блока и с первыми входами второго и третьего элементов И, выход первого запоминающего блока подключен ко входам второго и третьего запоминающих блоков, выходы узла управления с первого по восьмой соедине- >S ны с управляющим входом накапливающего сумматора, с первым входом управления первого запоминающего блока, со вторым входом управления первого запоминающего блока, со вторым входом второго элемента И, с первым входом управления второго запоминающего блока, со вторым входом третьего элемента И, с первым входом управления третьего запоминающего блока и со вторым входом пер- gg вого элемента И соответственно, выходы второго и третьего элементов И соединены со вторыми входами управления соответственно второго и третьего запоминающих блоков, выход второго элемента И соединен со вторым входом триггера и со входом управления блока памяти фазы, выход триггера подключен к третьему входу третьего элемента И.

Кроме того узел управления содержит опорный генератор, импульсный дели-дль, рог,>стр сдвига, три элемента ИЛИ два элемента И, причем выход опорного генератор соединен со входом импульсного делителя, первый выход которо40 гс является первым выходом узла управления .:торой выход импульсного делителя .:,:-динеи со входом регистра сдвига, :ерв>- " ;:.ыход которого является вторым

«ыходом узла управления, второй выход

45 соединен с первым входом первого элемента ИЛИ, выход которого является третьим выходом узла управления, третий выход регистра сдвига соединен с первым входом второго элемента ИЛИ и с четвертым выходом узла управления, четвертый выход регистра сдвига соединен со вторым входом первого элемента ИЛИ, пятый выход регистра сдвига соединен с первым входом третьего элемента ИЛИ и с шестым выходом узла управления, шес« той выход регистра сдвига соединен с первым входом первого элемента И, выход которого соединен со вторым входом вто72 4 рого элемента ИЛИ, седьмой выход регистра сдвига соединен с первым входом второго элемента И, выход которого соединен со вторым входом третьего элемента ИЛИ и восьмым выходом узла управления, выход третьего элемента ИЛИ соединен с седьмым выходом узла управления, третий выход импульсного делителя соединен со вторыми входами первого и второго элементов И.

На фиг. 1 изображена функциональная схема устройства для цикловой синхронизации; на фиг. 2 — функциональная схема узла управления; на фиг. 3 — временные диаграммы управляющих импульсов, формируемых узлом управления.

Передающая часть 1 устройства состоит из генератора 2 синхроимпульсов и элемента ИЛИ 3, соединенного с генератором 2 по входу 4. Вход 5 элемента

ИЛИ 3 является информационным входом устройства цикловой синхронизации, а выход 6 элемента ИЛИ 3 соедиьен со входом канала связи. Выход 7 генератора синхроимпульсов 2 соединяется с синхронизатором подключаемого к устройству для цикловой синхронизации источника двоичной информации.

Приемная часть 8 устройства содержит узел 9 памяти фазы, первый элемент И

10 и распределитель 11 фаз синхроимпульса, элемент ИЛИ 12 накапливающий сум.матор 13, запоминающие блоки 14-16, элементы И 1 7, 1 8, триггер 1 9 и узел

20 управления. При этом вход накапливающего сумматора 13 через элемент

ИЛИ 12 соединен со входом 21 и выходами запоминающих блоков 14-16, а выход накапливающего сумматора 13 подключен ко входам запоминающего блока

14 и к входам элементов И 10, 17, 18, выход запоминающего блока 14 подключен ко входам запоминающих блоков 15 и 16, узел 20 управления соединен управляющими выходами 22-29 с накапливающим сумматором, со входами элементов И 17, 18, с первым входом триггера 19, с первым и BTopblM входами управления запоминающего блока 14, со вторыми входами управления запоминающих блоков 15 и 16, а также через элементы И 17 и 18 узел

20 управления соединен с первыми входами управления запоминающих блоков 15 и 16, кроме того выход элемента И 17 соединен со вторым входом триггера 19 и узлом 9памяти фазы,,а выход триггера

19 - со входом элемента И.

Узел 20 управления содержит опорный генератор 30, импульсный делитель 31 и регистр сдвига 32. В узел 20 управления также входят элементы ИЛИ 33-35 и И

36, 37. При этом входы элемента ИЛИ

33, первые входы элементов ИЛИ 34,35 соединены с выходами регистра 32 непосредственно, а вторые входы элементов

ИЛИ 34,35 — через элементы И 36 и37, вторые входы элементов И 36 и 37 соединены с выходом 38 импульсного делителя 31,выход 39 импульсного делителя !о

31 соединен со входом регистра сдвига 32.

Устройство работает следующим образом.

При включении передающей части 1 устройства генератор 2 синхроимпульсов вы- Is рабатывает импульсы, следующие с частотой циклов. С выхода генератора 2 син» хроимпульсы поступают на вход 4 элемента ИЛИ 3, на вход 5 которого подается информационная двоичная последователь gp ность с одним свободным разрядом в цикле, в который ьставляется синхроимпульс

С выхода 6 элемента ИЛИ 3 информационная последовательность, разбитая на циклы синхроимпульсов, поступает в канал связи . С выхода 7 генератора 2 синхроимпульсы поступают на передающее устройство источника двоичной информации для его фазирования.

Предполагается, что в работе приемной и передающей частей устройства цикловой синхронизации одним иэ известных методов достигнута синхронизация по тактам.

В приемной части 8 устройства информации последовательность со входа 21 поступает через элемент ИЛИ 12 на вход накапливающего сумматора 13.

В памяти запоминающего блока 14 находится формируемые накапливающим сумматором 13 N чисел, соответствующих

40 текущим значениям 5 - результатов сумми1 рования двоичных знаков на каждой из позиций цикла (М -количество разрядов в цикле).

Поступивший со входа 21 двоичный символ В„складывается с предыдущим значением суммы 91, соответствующей позиции цикла и хранящейся в за-.

° оя поминающем блоке 14

В„.+S1 5„

При этом информационной двоичной "единице" соответствует добавление единиIlbI на входе накапливающего сумматора

13, а двоичному "нулю" - вычитание единицы. В этот момент с выхода 23 узла 20 управления на вход управления запоминающего блока 14 поступает им72 6 пульс и новое значение 5 „ записывается в запоминающий блок 14 вместо старого 9„

В запоминающие блоки 15 и 16 записаны соответствующие первое5, а с1 и второе „„ максимальные зйачения макс а сумм символов. При этом значение 9„„акс1 найдено по всем Nпозициям цикла,,а значение Б „,акс определено по (И -1 ) позициям, без учета позиции цикла, соответствующей первому максимальному значению МаКс4

В дальнейшем производится сравнение величины модуля суммы /S„ / с первым !.

5NIàI,=1 H BTQPbIM 5мс!кс и мальными значениями сумм.

Для этого вычисляется разность чисел

/ф/ 5 макс, 1. При этом, если знак раз1 t, ности положительный (/ 61 / 7 р р а! с 1 ), открывается элемент И 17 и новое максиl мальное значение 5макс1=(б„. / будет переписано из запоминающего блока 14 в запоминающий блок 15 вместо старого значения 5!!t!cI 1 . B этом случае в узле 9 памяти фазы 4 с помощью импульса, поступающего с выхода элемента И 17 запишется номер позиции цикла, на которой произошла запись, максимального значения суммы макс!

Аналогично вычисляется разность чисел !!!Ia!IC 0!!ри этом, если знак равенства положиI тсльный (/ 5 / бмакс ) и выполня

I ется условие /9, /(с;ма, С1 (соответствует единичному состоянию триггера 19), новое значение 5 „с „= / 5 !. / будет переписано из запоминающего блока 14 в запоминающий блок 16 вместо старого значения Jìoõå 2.. Запись в запоминающий блок 16 будет разрешена, поскольку в этом случае на всех трех входах элемента И 18 присутствует высокий потенциал.

Такие операции производятся в каждом такте поступающей со входа 21 информационной последовательности. В результате этих вычислений в запоминающих блоках

15 и 16 окажутся записанными соответственно первое и второе максимальные значения сумм, а узел 9 памяти фазы 4 запомнит номер позиции цикла, соответствующей записи первого максимального значения суммы.

В приемной части 8 устройства один раз в цикл, т.е. через каждые Я тактов, производится сравнение суммы и макс1 макс 2

866772 8

Для этого вычисляется разность чи5 макс1 МОКС Р

В случае, если величина разности будет меньше некоторого числа 4, то процесс поиска синхроимпульса будет продолжен.

Если же она окажется равной g то считается, что фаэовое положение маркера определено При этом открывается элемент И 10, в результате чего произойдет перезапись номера позиции цикла, соответствующей максимальному значению суммы 5 иякс4 в распределитель фаэ синхроимпульса 11. Эта позиция соответствует фазовому положению маркера в цикле передачи.

После выделения синхроимпульса производится стирание чисел в запоминающих блоках 14-16 и процесс анализа начинается снова.

В узле 20 управления формируются сигналы для обеспечения алгоритма работы устройства цикловой синхронизации, формирование сигналов осуществляется с помощью деления импульсного сигнала, поступающего от опорного генератора 30, задержки его в регистре 32 и логических операций И и ИЛИ с помощью элементов

ИЛИ 33-35, И 36,37.

Период управляющих сигналов оцределяется длиной цикла, который составляет Й тактов передачи, Значение параметра определяет продолжительность поиска синхроимпульса и выбирается в соответствии с требуемыми временными характеристиками системы цикловой синхронизации {временем вхождения в синхронизм и временем удержания синхрониэма).

Реализация оптималь ного последовательного анализа поступающей из канала связи информационной последовательности значительно повышает помехоустойчивость устройства цикловой синхронизации.

Сравнительные испытания показывают эффективность данного устройства, обеспечивающего существенное снижение времени в.=.ождения в синхрониэм (времени восстановления синхрониэма) при одновременном увеличении времени удержания синхронизма.

Формула изобретения

1, Устройство для цикловой синхронизации, содержащее в передающей части последовательно соединенные генератор син10

Зо

55 сов, о т л и ч а ю ш е е с я тем, что, с целью повышения помехоустойчивости, устройство содержит в приемной части накапливающий сумматор, элемент ИЛИ, три запоминающих блока, второй и третий элементы И, триггер и узел управления, причем вход накапливающего сумматора соединен с выходом элемента ИЛИ приемной части устройства, входы которого соединены соответственно с каналом связи и выходами трех запоминающих блоков, выход накапливающего сумматора соединен со входом первого запоминающего блока и с первыми входами второго и третьего элементов И, выход первого запоминающего блока подключен ко входам второго и третьего запоминающих блоков, выходы узла управления с первого по восьмой соединены с управляющим входом накапливающего сумматора,. с первым входом управления первого запоминающего блока, со вторым входом управления первого запоминающего блока, со вторым входом второго элемента И, с первым входом управления второго запоминающего блока, со вторым входом третьего элемента И, .с первым входом управления третьего запоминающего блока и со вторым входом первого элемента И соответственно, выходы второго и третьего элемента И ñîå, динены со вторыми входами управления соответственно второго и третьего запоминающих блоков, выход: второго эле-. мента И соединен со вторым входом триггера и со входом управления блока памяти фазы, выход тригрера подключен к третьему входу третьего элемента И, 2. Устройство по и, 1, о т л и ч а— ю ш е е с я тем, что узел управления содержит опорный генератор, импульсный делитель, регистр сдвига, три элемента ИЛИ и два элемента И, причем выход опорного генератора соединен со входом импульсного делителя, первый выход которого является первым выходом уала управления, второй выход импульсного делителя соединен со входом регистра сдвига, первый выход которого является вторым выходом узла управления, второй выход соединен с первым входом первого элемента ИЛИ, выход которого является третьим выходом узла управления, третий выход регистра сдвига соединен с первым хроимпульсов и элемент ИЛИ, выход кот рого соединен с каналом связи, в приемной части — узел памяти фазы, выходом соединенный с первым входом первого элемента И, выход которого подключен ко входу распределителя фаэ синхроимпуль,входом второго элемента ИЛИ и с четвер= тым выходом узла управления, четвертый выход регистра сдвига соединен со вторым входом первого элемента ИЛИ, пятый выход регистра сдвига соединен с первым входом третьего элемента ИЛИ и с шестым узлом управления, шестой выход регистра сдвига соединен с первым входом первого элемента И, выход которого соединен со вторым входом второго элемен- 30 та ИЛИ, выход которого соединен с пятым выходом узла управления, седьмой выход регистра сдвига соединен с первым входом второго элемента И, выход которого сое6772 l0 динен со вторым входом третьего элемента ИЛИ и восьмым выходом узла управления, выход третьего элемента ИЛИ соединен с седьмым выходом узла управления, третий выход импульсного делителя соединен со вторыми входами первого и второго элементов И.

Источники информации, принятые во внимание при экспертизе

1. Патент Франции М 2313827, кл. Н 04 Ь 7/04, опублик. 1977.

2. Авторскол свидетельство СССР

М 217705, кл. G 06 F 1/04, 1968 (прототип) .

26

27

Составитель B. Курочкин

Редактор Н. Пушненкова Техред М. Рейвес Корректор М. Демчик

Заказ 8103/82 Тираж 701 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., а. 4/5

Филиал ППП "Патент", r, Ужгород, ул. Проектная, 4