Преобразователь двоично-десятичного кода в двоичный

Преобразователь двоично-десятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

г.Г р "- ""л4 ф "

А. Ф. Алиев

l f 1, (Е ) ;: "g tj<

/ .), 1 ! 1, ", .1;;:r. ;, 1

1, Научно-исследовательский и проектный институт по коъатлексной автоматизации нефтяной и химической промышленности (72) Автор изобретения

{7!) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА в двоичный

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоичнодесятичных преобразователей.

Известен преобразователь.двоичноS десятичного кода в двоичный, содержащий входной регистр, коммутатор тетрад, блок хранения эквивалентов и накопительный. сумматор (Ig.

Недостаток данного преобразователя

10 состоит в большом объеме аппаратуры, связанном с наличием полноразрядного сумматора.

Наиболее близким к предлагаемому по IS технической сущности является преобразователь двоично-десятичного кода в двоичный, содержащий входной регистр, коммутатор тетрад, информационные входы которого соединены с выходами входного. регистра, а управляющие вхо ды являются управляющими входами преобразователя, и группу элементов ИЛИ.

jKpoMe того, он содержит группу регистров сдвига и группу двоичных .сумматоров (2).

Недостаток данного преобразователя состоит в большом объеме аппаратуры,. связанном с наличием группы регистров ,сдвига и группы двоичных сумматоров.

Цель изобретения †. упрощение пре" образователя.

Поставленная цель достигается тем, что преобразователь двоично-десятичного кода в двоичный, содержащий входной .регистр, коммутатор тетрад, информационные входы которого соединены с выходами входного регистра, а управляющие входы являются управляющими входами преобразователя, и группу элементов ИЛИ, содержит (n-1) блоков. умножения, где п — число преобразуемых десятичных разрядов, первый и второй счетчики-вычитатели, элемент

И, элемент ИЛИ, входы которого соединены с выходами первого счетчика-вычитателя, а выход элемента ИЛИ соединен с первым входом элемента И, второй

87752

3 вход которого является тактовым входом преобразователя, а выход элемента И соединен со счетными входами .первого и второго счетчиков-вычитателей, причем информационные входы младших разрядов первого счетчика-вычитателя через группу элементов ИЛИ соединены с выходами (n-2)-х блоков умножения и с выходами четырех младших разрядов коммутатора младших ин- 10 формационные входы старших разрядов первого счетчика-вычитателя соединены с выходами старших разрядов (и 2)-ого блока умножения, информационные входы второго счетчика-вычитателя соединены с выходами (n-I)-oro блока умножения.

На чертеже приведена блок-схема трехразрядного преобразователя.

Преобразователь содержит входной регистр 1, коммутатор 2 тетрад для каждого десятичного разряда (21, 2 и 21, блоки 3 и 3 умножения (на 10 и на 100) соответственно,. группу элементов ИЛИ 4, первый 5 и второй 6 счетчики-вычитатели, элемент ИЛИ 7, элемент И 8, управляющие входы 9„, 9 и

9 преобразователя и тактовый вход 10 преобразователя.

Блоки умножения на 10 и на 100 построены по принципу шифратора.

Младший разряд не содержит блока умножения, старший разряд содержит блок умножения íà 10"

Преобразователь работает следующим образом.

Двоично-десятичный код старшего разряда по управляющему. сигналу на входе 9 с выхода входного регистра 1 через коммутатор 2 параплельно поступает на входы блока 3 умножения, а с

его выхода в двоичном коде записывается через входы "параллельной записи" в счетчике-вычитателе 6 старших разрядов.

Двоично-десятичный код среднего

45 разряда по управляющему сигналу на входе 9 с выхода входного регистра 1 через. коммутатор 2 тетрад поступает на входы блошка 3 умножения, .а с.его выхода,в двоичном коде .группируется по "весам". в элементах ИЛИ 4,1-4 и выдается через входы "параллельной записи",двоичного счетчика-вычитате- ля 5 °

Группировка по "весам" происходит следующим образом. Выходы младшего и среднего разрядов с "весом" 2 подаются на входы элемента ИЛИ 41 группы, а выход его соединяется .с первым входом

1 4

"параллельной записи" счетчика-вычитателя 5, имеющей вес" 2 .

Остальные "весовые" выходы младшего и среднего разрядов аналогично собраны на элементах ИЛИ 4 -4 группы и их выходы поданы на входы "параллельной записи" счетчика-вычитателя 5.

При появлении кода на выходе счетчика-вычитателя 5 элемент ИЛИ 7 формирует признак напичие информации", по которому разрешается прохождение тактовой частоты через элемент И 8 и на вход счетчика-вычитателя 5 и на вход счетчика-вычитателя 6..При этом в счетчике-вычитателе 5 происходит: вычитание находящегося там кода среднего разряда, а в счетчике-вычитателе 6 происходит сложение кода среднего разряда с кодом старшего разряда, записанным в нем заранее. Двоично-десятичный код младшего разряда по управляющему сигналу на входе 9 с выхода входного регистра 1 через коммутатор 2 тетрад, груйпируясь по "aecaM на элементах ИЛИ 4 -4 группы, поступает на входы "параллельной записи" счетчика-. вычитателя 5 и аналогично коду среднего разряда в счетчике-вычитателе 6, суммируется с результатом суммы старmего и среднего разрядов.

Если необходимо увеличение разряда преобразователя до четырех то нужно добавить блок умножения на 1000, элементы ИЛИ, увеличить соответственно разряды счетчиков 5 и 6 и число входов элемента,ИЛИ 7 °

Таким образом,.sa счет применения блоков умножения на 10 и 100, счетчиков, элементов ИЛИ и элемента И вместо применяемых в известном регистров сдвига, умножителей. полных сумматоров с переносом достигается существенное уменьшение аппаратных затрат.

Формула изобретения

Преобразователь двоично-.десятичного кода.в двоичный, содержащий входной регистр,.коммутатор. тетрад, информационные входы которого соединены .с выходами входного регистра, а управляющие входы являются управляющими входами преобразователя, .и группу элементов

ИЛИ, отличающийся . тем, что, с целью упрощения, он содержит (n-1) блоков умножения, где n — число преобразуемых десятичных разрядов, первый .и второй .счетчики-вычитатели, 87752

Сюп рддр. ср. феэф.

9g

Составитель М. Аршавский

Ко ектор В. Синицкая

Редактор 1О. Ковач ТехредС.Мигунова орр

Тираж 748 Подписное

ВНИИПИ Государственного комитета. СССР по делам изобретений и открытии

113035, Москва, Ж-35, Раушская наб.„ д. /

4 5

Заказ 9615/72

Филиал ППП "Патент"; г. Ужгород, ул. Проектная, 4 элемент И, элемент ИЛИ, входы которого соединены с выходами первого счетчика-вычитателя, а выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого является тактовым входом преобразователя, а выход элемента И соединен со счетными входами первого и второго счетчиков-вычитателей, причем информационные входы младших разрядов первого счетчика- 1О вычитателя через группу элементов ИЛИ соединены с выходами (и-2)-х блоков умножения и с выходами четырех младших разрядов коммутатора тетрад, ин1 6 формационные входы старших разрядов первого счетчика-вычитателя соединены с выходами старших разрядов (n-2)-ого блока умножения, информационные входы второго счетчика-вычитателя соединены с выходами (п-1)-ого блока умножения.

Источники информации, . принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 548857, кл. G 06 F )/02, 1974.

2. Патент США У 3684878, кл. 235-155, опублик. 1975 (прототип).