Устройство для определения среднего

Устройство для определения среднего

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социвлистичес ких

Республик

Оп ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >877563

Ъ

*v (61) Дополнительное к ввт. свид-ву— (22)Заявлено 07.03.80 (21) 2893418/18-24 (51)M. Кл.

G 06 F 15/36 с присоединением заввкн М— (28) Приоритет—

Фееударстееиный комитет

СССР

Опубликовано 30.10.81 Бюллетень № 40

Дата опубликования описании 30 . 10 .81 ив делам изобретений

II открытий (53) УДК 681.3 (088.8) (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ СРЕДНЕГО

Изобретение относится к автоматике, вычислительной технике и может быть использовано для аппаратурного определения текущего среднего.

Известно устройство для усреднения случайного процесса, содержащее сумматор-вычитатель, триггер знака, два . вентиля, две схемы перезаписи, регистр и блок управления (11 .

Однако это устройство не позволяет

10 определять текущее среднее с поступлением каждого элемента выборки. Оно определяет среднее определенного объема выборки за один цикл итерации или среднее нескольких выборок, одного и

15 того же объема каждая, за несколько циклов итерации.

Наиболее близким к предлагаемому является устройство для определения среднего, содержащее сумматор, первый выход которого подключен к первому входу блока па;1яти, счетчик делителя, управляющий вход которого соединен с первым выходом блока управления, первый вход которого подключен к выходу генератора импульсов (2).

К недостаткам устройства следует отнести невысокую точность оценки среднего значения и его сложность, Цель изобретения — повышение точности и упрощение устройства для определения среднего.

Поставленная цель достигается тем, что в устройство.. для определения среднего введены делитель частоты и элемент запрета, при этом выход элемента запрета подключен к первому входу сумматора, второй выход которого соединен с первым входом делителя частоты, второй вход. которого объединен с первым входом счетчика делителя, с первым входом элемента запрета и подключен ко второму выходу блока управления, второй вход элемента запрета объединен со вторым входом блока управления и соединен с первым выходом счетчика делителя, второй выход-которого подключен ко второму входу .блока

877563 памяти, третий вход которого соединен с выходом делителя частоты, третий выход блока управления подключен ко второму входу сумматора, управляющий вход которого объединен с третьим входом блока управления и соединен с выходом блока памяти, второй вход счетчика делителя является первым входом устройства, четвертый вход блока управления является вторым входом устройства.

Блок управления содержит два двухвходовых элемента И, два трехвходовых элемента И, элемент ИЛИ, четыре триггера и два элемента задержки, при этом нулевой выход первого триггера подключен к первому входу первого двухвходового элемента И, второй вход которого является первым входом устройства, единичный выход второго триггера соединен с первыми входами первого. и второго трехвходовых элементов И, вторые входы которых объединены и являются вторым входом блока управления, I третьи входы первого и второго трехвходовых элементов И подключены соответственно к единичному и нулевому выходам третьего триггера, S — вход которого объединен с S-входами второго .и третьвго триггеров и является третьим входом блока управления, выход первого элемента задержки соединен с

R-входом первого триггера и с C-входом четвертого триггера, единичный и нулевой выходы которого подключены соответственно к R"входам второго и третьего триггеров, первый вход зле-1 мента ИЛИ объединен со входом второгб элемента задержки, со вторым входом элемента ИЛИ, с выходом второго элемента задержки и является четвертым входом и первым выходом блока управления, выходы первого и второго трехвходовых элементов И объединены и являются вторым выходом блока управления, выходы первого и второго двухвходовых элементов И объединены, подключены к первому входу второго двухвходового элемента И и являются третьим выходом блока управления, нулевой выход второго триггера соединен со вторым входом второго двухвходового элемента И.

На фиг. 1 показана блок-схема устройства; на фиг. 2 — блок-схема блока управления.

Устройство содержит счетчик 1 делителя, блок 2 управления, элемент 3 запрета, сумматор 4, блок 5 памяти, А n + ID ъхи + А 1 .1 (n-1)3 и п

15

Ф где А х g — остаток от деления — „, т. е.

XTl

Ах11 = х„— n ent(— ).

xï

П

При этом второе и третье слагаемое имеют на одну значащую цифру младшего разряда больше, чем первое слагаемое.

Это означает, что числовые значения этих слагаемых должны записываться со сдвигом на один младший десятичный разряд.

Устройство работает следующим образом.

Коды элементов выборки х по первому входу устройства поступают на вход счетчика 1 делителя, коэффициент деления которого ло сигналу блока 2 управления устанавливается равным номеру поступающего элемента выборки, начиная с n = 1. По второму входу устройства в блок управления поступают стробимпульсы окончания каждого элемента выборки.

С выхода счетчика 1 делителя импульсы поступают на входы блока 2 управления и элемента 3. запрета. Однако элемент 3 запрета на этом этайе импульсов не пропускает. В то же время с выхода блока 2 управления импульсы поступают на вход второй декады сумматора 4. С поступлением на вход счетчика 1 делителя кода х в сумматоре 4 записывается это же число, так как

n=1èA =.х

Определение текущего среднего производится следующим образом. Пусть в сумматоре 4 записано вычисленное на предыдущем этапе текущее среднее An „

По сигналам с блока 2 управления в счетчик 1 делителя устанавливается коэффициент деления и, а число А „ переносится из сумматора 4 в блок 5 памяти и в делитель 7 частоты. Причем в делитель 7. частоты записывается младший десятичный разряд числа А „, 25

35

45

55

4 генератор 6 импульсов, делитель 7 частоты.

В состав блока управления входят первый и второй двухвходовые элементы

И 8 и 9, первый и второй трехвхрдовые элементы И 1D и 11, первый, второй, третий и четвертый триггеры 12 — 15, элемент ИЛИ 16 и два элемента 17 и 18 задержки.

10 В устройстве реализуется следующий алгоритм:

5 8775

С некоторой задержкой блок 2 управления подключает генератор импульсов 6 к входам счетчика 1 делителя, элемента

3 и делителя 7 частоты. Импульсы с генератора 6 импульсов поступают на списывание показаний делителя 7 частоты и блока 5 памяти. После списывания с делителя 7 частоты младшего разряда числа А„ „ его коэффициент деления становится равным 10.. Импульсы с tO генератора 6 поступают также на второй вход счетчика 1 делителя и на второй вход элемента 3 запрета. Элемент запрета пропускает(n — 1)импульсов и не пропускает (блокирует) каждый и-й 15 импульс, выделяемый счетчиком 1 делителя.,Это означает, что коэффициент п-4 передачи элемента 3 запрета равен— и

После поступления на делитель 7 частоты числа импульсов, равного 10 А „ „, щ блок 5 памяти обнуляется и на его вйходе формируется сигнал, который вводится в блок 2 управления, прекращая прохождение импульсов с генератора 6 на его выход. К этому моменту в сумма-25 торе 4 записывается количество импуль61 сов 10 ° А„»„ — . Эти импульсы поступают на вход первой декады сумматора.4.

С приходом элемента выборки х на вход счетчика 1 делителя на его выходез0 формируется число импульсов, равное

ent —, которое поступает через блок

Хп

П

2 управления на вход второй декады сумматора 4, т. е. со сдвигом на один старший разряд по отношению к числу

10 - Ап,. „, чтобы учесть равную цену

:поступающих импульсов.

В этот момент блоком 2 управления

Формируется сигнал, который поступает 40 на счетчик 1 делителя для переноса записанного в нем остатка д х„ в блок

5 памяти. Затем блок 2 управления. подключает генератор 6 импульсов к входам счетчика 1 делителя и делителя 45

7 частоты. Через делитель 7 частоты: импульсы поступают на списывание показаний блока 5 памяти. Эти же импульсы поступают в счетчик 1 делителя и делителя 7 частоты. Через делитель 7

50 частоты импульсы поступают на списывание показаний блока 5 памяти. Эти же импульсы поступают через счетчик

1 делителя и через блок 2 управления на вход первой декады сумматора 4.

После поступления на делитель. частоты

55 количества импульсов, равного 10 А хп, блок 5 памяти обнуляется и сигнал с его выхода, поступая на блок 2 управ-!

63 ления, прекращает поступление импульсов с генератора 6 импульсов.

К этому моменту в сумматор 4 посту. Ып пает число импульсов 10 „, а в pe" зультате в нем записывается код теку" щего среднего А„, вычисленного с точностью до следующего младшего разряда по сравнению с кодом элементов выбор-. ки х„.

В дальнейшем, при вычислении следукяцих значений текущего среднего An+13

А „+ и т. д., работа устройства полностью повторяется.

Рассмотрим принцип действия блока управления совместно с другими узлами устройства, считая, что на вход устройства поступает n — - 1 элементов выборки. К моменту окончания (n-1)-го элемента устройство находится в следующем состоянии. В блоке 5 памяти и делителе .7 частоты. записан код Ап „, причем в делителе 7 частоты записан младший десятичный разряд этого кода.

Сумматор 4 находится в нулевом состоянии, в счетчике делителя 1 установлен коэффициент деления и.

На элементы И 8 и 9 подан разрешающий потенциал с триггеров 12 и 13 соответственно, на элементы И 10 и 11 запрещающий потенциал с триггера 13, на элемент И 10 — запрещающий, а на элемент И 11 — разрешающий потенциал с триггера 14. С этого исходного состояния начинается определение текуще» го среднего A>..

Импульсы с генератора 6 через элемент И 8 поступают на счетчик l делителя и делитель 7 частоты, а через элемент И 9 — на второй вход элемента

3 запрета. Сигнал, который формируется на выходе блока 5 памяти в момент его обнуления, подается на триггеры

12-14, изменяя их состояние на противоположное. При этом на элементы И 8 и 9 подаются запрещающие потенциалы с триггеров 12 и 13 соответственно, на элементы И 10 и 11 — разрешающий потенциал с триггера 13, на элемент

И 10 — разрешающий, а на элемент И 11запрещающий потенциалы с триггера 14.

К этому моменту в сумматор 4 записы-„ „ вается количество импульсов 10 ° А > .

Число импульсов равное, ent ", с выхода, счетчика 1 делителя поступает через элемент И 11 на вход второй декады сумматора 4, т. е. со сдвигом на один старший разряд по отношению к

П-1 числу 10 А »;, чтобы учесть равную цену поступающих импульсов.

877563!

15

25

35

45

Формула изобретения

Строб-импульс окончания п-ro элемента выборки поступает, через элемент

ИЛИ 16 и элемент 17 задержки на входы триггеров 12 и 15 и изменяет их состояние на противоположное. С триггера 12 поступает разрешающий потенциал на элемент И 8, выходной сигнал триггера 15 опрокидывает триггер 14 (триггер 13 остается при этом в прежнем состоянии), который подает разрешающий потенциал на элемент И 11 и запре щающий потенциал на элемент И 10. Элемент И 8 подключает генератор 6 им-. нульсов к входам счетчика 1 делителя и делителя 7 частоты, а элемент И ll соединяет выход счетчика 15-делителя с выходом первой декады сумматора 4.

После обнуления блока 5 памяти сигнал с его выхода поступает на единичные входы триггеров,12-14, при этом триггер 13 остается в прежнем состоянии, а состояние триггеров 12 и 14 меняется на противоположное.

После этого строб †импул окончания n-ro элемента выборки с выхода элемента 18 задержки поступает на счетчик 1з-делителя, устанавливая его коэффициент деления равным n — 1.

Этот же импульс с выхода элемента 18 задержки через элемент ИЛИ 16 и эле мент 17 задержки поступает на триггеры 12 и 15, устанавливая их в исходное состояние. Сигналом триггера 15 в исходное состояние возвращается также триггер 13. Таким образом, на данном этапе состояние всех элементов блока 2 управления и остальньы блоков устройства соответствует тому которое указано в начале и с которого начинается вычисление текущего сред:него А1.

Таким образом, предлагаемое устройство по сравнению с известным обе. спечивает более высокую точность измерений (на один младший разряд) и имеет более простую схемную реализацию, так как в нем отсутствуют такие блоки, как блок разности, блок делимого, блок выделения знака и счетчик . замеров.

1. Устройство для определения среднего, содержащее сумматор, первый выход которого подключен к первому входу блока памяти, счетчик делйтеля, управляющий вход которого соединен с первым выходом блока управления, первый вход которого подключен к выходу генератора ймпульсов, о т л и ч а ющ е е с я тем, что, с целью повышения точности и упрощения устройства, в него введены делитель частоты и элемент запрета, при этом выход элемента запрета подключен к первому входу сумматора, второй выход которого соединен с первым входом делителя частоты, второй вход которого объединен с первым входом счетчика делителя, с первым входом элемента запрета и подключен ко второму выходу блока управления, второй вход элемента запрета объединен со вторым. входом блока управления.и соединен с первым выходом счетчика делителя, второй выход которого подключен ко второму входу .блока памяти, третий вход которого соединен с выходом делителя частоты, третий выход блока управления подключен ко второму входу сумматора, управляющий вход которого объединен с третьим входом блока управления и соединен с выходом блока памяти, второй вход счет.чика делителя является первым входом устройства, четвертый вход блока управления является вторым входом устройства.

2, Устройство по п. 1, о т л и—

° ч а ю щ е е с я тем, что блок управления содержит два двухвходовых элемента И, два трехвходовых элемента И, элемент ИЛИ, четыре триггера и два элемента задержки, при этом нулевой выход первого триггера подключен к первому входу первого двухвходового элемента И, второй вход которого является первым входом устройства, единичный выход второго триггера соединен с первыми входами первого и второго трехвходовых элементов И, вторые входы которых объединены и являются вторым входом блока управления, третьи входы первого и второго трехвходовых элементов И,подключены соответственно к единичному и нулевому выходам третьего триггера, S — вход которого объединен С S-входами второго и третьего триггеров и является третьим входом блока управления, .выход первого элемента задержки соединен с R-входом первого триггера и с C-входом четвертого триггера, единичный.и нулевой выходы которого подключены соответственно к R-.âõîäàì второго и третьего триггеров, первый вход элемента ИЛИ объединен со входом второго элемента

877563

10 задержки, со вторым входом элемента

ИЛИ, с выходом второго элемента задержки и является четвертым входом и первым выходом блока управления, выходы первого и второго трехвходовых элементов И объединены и являются вторым выходом блока управления, выходы первого и второго двухвходовых элементов

И объединены, подключены к первому входу второго двухвходового элемента 10

И и являются третьим выходом блока управления, нулевой выход второго триггера соединен со вторым входом второго двухвходового элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство .СССР

В 437077, кл. G 06 F 15/36, 1974 °

2. Авторское свидетельство СССР

В 466512, кл. G 06 F 15/36, 1975.