Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ЙЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистические

Республик

< >879655 (61) Дополнительное к авт. саид-ву— (22) Заявлено 24.03. 80 (2! ) 2904754/ 8-24 с присоединением заявки РЙ (23) П риоритет

Опубликовано 07. 11.81. Б1оллетень № 41

Дата опубликования описания 09 . 1 . 81 (51)M. Кл.

Я 11 С 29/00

3Ъвударстюный комитет

СССР ло делам изобретений к открытий (53) УДК 681. .327.6(088 ° 8) (72) Авторы изобретения

В. Е. Хавкин и Е. И. Жуков (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение относится к области вычислительной техники, а именно, к запоминающим устройствам.

Известно запоминающее устройство с самоконтролем (1), которое осуществляет контроль сравнением в каждом такте считываемой из двух идентичных накопителей информации, образованием сверток для каждого накопителя в случае несравнения хотя

10 бы по одному из разрядов и отключением накопителя, в котором свертка не совпала с информацией в контрольном разряде.

Недостатком этого устройства яв15 ляется недостаточно высокая надежность системы памяти, определяемая выбранным методом общего резервирования.

Из известных устройств наиболее

20 близким к изобретению является запоминающее устройство с самоконтролем (2$, в котором реализуется метод, аналогичный методу раздельного резервирования по зонам (группам) большой интегральной схемы (БИС) .

Это устройство содержит накопительт блоки поразрядного сравнения, блото. формирования сигнала отказа, блоки контроля, блок задержки строба считывания, группы дешифраторов, регистры и схемы сравнения адресов, причем адресные входы дешифраторов соединены с адресными шинами, управляющие входы дешифраторов первой группы соединены соответственно с выходами блоков контроля и четвертыми входами схем поразрядного сравнения, выходы дешифраторов первой группы соединены соответственно с входами регистров, выходы которых подключены к первым входам схем сравнения адресов, вторые входы которых соединены соответственно с выходами дешифраторов второй группы, выходы схем сравнения адресов соединены с пятыми входами схем поразрядного сравнения и третьи879655

15

30 ми входами блока формирования сигнала отказа.

Недостатком этого устройства является недостаточно высокая надежность, так как раздельным резервированием охвачены группы БИС, составляющие зоны адресов, например 16 БИС.

Целью изобретения является повышение надежности запоминающего устройства, Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопители

1 информационные выходы каждого из которых подключены к соответствующим входам схем сравнения и ко входам соответстсвующего блока контроля, управляющий выход каждого из накопителей подключен к первому управляющему входу соответствующего блока контроля, выход которого подключен к соответствующему управляющему входу формирователя сигналов отказа, первый выход формирователя сигналов отказа подключен ко вторым управляющим входам

25 блоков контроля, а второй выход формирователя сигналов отказа подключен ко входу блока задержки, первый выход которого подключен к первым управляющим входам схем сравнения, дополнительно введены регистры, первые входы каждого из которых подключены к соответствующим выходам схем сравнения, первые выходы — к соответствующим управляющим входам схем сравнения, а управляющие входы каждого из регистров подключены к выходу соответствующего блока контроля, дополнительные накопители, входы каждого из которых подключены ко вторым выходам соответствующего регистра,а выходы ; 40 ко вторым входам соответствующего регистра, и блок управления, вход которого подключен ко второму управляющему выходу блока задержки, а управляющие выходы блока управления подключены к 45 соответствующим управляющим входам дополнительных накопителей.

На чертеже изображена блок-схема предложенного устройства, Устройство содержит накопители 1, 50 схемы сравнения 2, формирователь сигналов отказа 3, блоки контроля 4, блок задержки 5. дополнительные накопители 6,регистры 7," блок управлеУ ния 8, адресные шины 9, шину íà- 55 чальиой установки 10, шину записьсчитывание 11, шину запрос 12, выходные шины устройства 13.

Устройство работает следующим образом.

При подготовке к работе в дополнительные накопители 6 записываются, например, программным путем все "0" (все "1"), представляющие собой информацию об отсутствии неисправных ячеек в обоих накопителях 1. Для этого от 3ВМ на входы дополнительных накопителей 6 подаются последовательно все сочетания старших разрядов адреса по адресным шинам 9, на входы блока управления 8 — сигналы запроса,по шине 12, начальной установки по шине 10 и команды "запись" по шине 11, на входы регистров 7 — сигналы запро— са„ При этом регистры / сбрасываются в исходное состояние, устройство управления 8 подает сигнал записи на дополнительные накопители 6 в момент времени, последующий за установкой регистров 7 в исходное состояние. Содержимое регистров, соответствующее отсутсвию неисправных ячеек накопителей 1, записывается, таким образом, в каждом такте в соответствующие адреса дополнительных накопителей до полного их заполнения.

B начале -работы на входы двух накопителей 1 одновременно подаются

Ф сигналы кода адреса, числа, записи считывания, запроса. После того, как записана необходимая информация, в тактах считывания при исправной работе обоих накопителей 1 информация на их выходах совпадает, поэтому с выходов схем сравнения 2, проводящих поразрядное сравнение, считанная информация поступает на выход устройства. Одновременно в каждом такте происходит считывание начально запи— санной информации из дополнительных накопителей 6 в регистры 7 и ее перезапись обратно по тем же адресам.

Для осуществления этого условия дополнительные накопители 6 должны обладать большим быстродействием, чем накопители 1, а рлок управления 8 должен вырабатывать из сигнала за— прос ЭВИ второй, сдвинутый во времени, запрос дополнительных накопителей 6. Возможно также использование в качестве дополнительных накопителей БИС ОЗУ, в которых предусмотрен дополнительный режим работы считывание-модификация-запись.

В. случае неисправности одного из накопителей 1 произойдет несовпаде5 879655 6 ние информации хотя бы в одном из разрядов. Сигнал несовпадения поступит на формирователь сигналов отказа 3, который вырабатывает сигнал запуска блоков контроля 4, например, по модулю два, на входы которых подаются сигналы считывания соответствующих накопителей, а также контрольный код, записываемый в дополнительном разряде каждого накопителя.. щ

На время выполнения операции свертки происходит задержка строба считывания информации с помощью блока задержки 5, управляемого сигналом от блока формирователя сигналов отказа 4. Блох контроля 4, свяэанныи с неисправным накопителем, вырабатывает сигнал отказа накопителя, который поступает на вход формирователя сигналов отказа 3 и устанавливает его в 20 исходное состояние. Сигнал отказа накопителя поступает также на управляющий вход соответствующего регистра 7, разрешая запись информации, о неисправном разряде, получаемой с выхода схемы поразрядного сравнения 2, в соответствующий разряд регистра. Выходы регистра 7 соединены с соответствующими входами схемы сравнения 2, поэтому после записи в регистр информации о неисправном разряде эаблокируется выход неисправного разряда неисправного накопителя 1 и после выработки блоком задержки 5 эадержанного строба произойдет считывание истинной информации с выходов схем сравнения. Одновременно информация с выходов обоих регистров 7 будет перезаписана в соответствующие ячейки дополнительных накопителей по второму частей каждой иэ БИС.

Формула изобретения

55 для данного такта сигналу запроса, вырабатываемому блоком управления 8

-после задержки на время выполнения рассмотренных выше операций. Признак записи в дополнительные накопители 6 вырабатывается также блоком управления 8 в каждом такте после счи.тывания в регистры информации, хранимой в дополнительных накопителях.

В дальнейшем при обращении к запоминающему устройству по адресам, относящимся к неисправной зоне, контроль по модулю два может не проводиться, так как при каждом последующем обращении происходит считывание информации иэ дополнительных накопителей 6 в регистры 7, выходы которых блокируют соответствующий разряд схемы сравнения и считываемую из неисправного разряда одного из накопителей l информацию. По мере появления последующих отказов происходит заполнение вспомогательных запоминаю» щих устройств информацией о неисправных разрядах и зонах накопителей. Выходы регистров 7 могут быть выведены на пульт оператора для контроля за состоянием функционирования запоминающего устройства и выявленными неисправностями.

Предлагаемое техническое решение обеспечивает раздельное резервирование запоминающего устройства с глубиной резервирования до одной БИС или части БИС. Глубина резервирования, а следовательно и выигрыш в надежности определяются соотношением информационной емкости основных накопителей и дополнительных накопителей. При информационной емкости каждого из дополнительных накопителей, равной количеству БИС в основном накопителе, достигается эффективность резервирования, равноценная эффективности поэлементного резервирования на уровне БИС.

Но при этом исключаются присущие поэлементному резервированию недостатки: большое количество элементов объединения БИС и их разделения в случае отказа любой иэ них, зависимости от некоторых распространенных видов отказов (пробой и утечки входных цепей БИС,обрывы или замыкания коммутационных шин, отказы схем управ35 пения) . При относительно небольшой емкости накопителя или высокой стенени интеграций, входящих в него БИС, глубина резервирования может быть обеспечена на уровне соответствующих

Запоминающее устройство с самокон" тролем, содержащее накопители, информационные выходы каждого из которых подключены к соответствующим входам схем сравнения и ко входам соответствующего блока контроля дополнительного информационного разряда,вью. ход каждого иэ накопителей подклвчен к первому управляющему входу соответствующего блока контроля, выход которого подключен к соответствующему управляющему входу формирователя сигналов отказа, первый выход формирователя сигналов отказа подключен ко вторым управляющим входам блоков

ВНИИПИ Заказ 9730/23 Тираж 648 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 контроля, а второй выход формирова . теля сигналов отказа подключен ко входу блока задержки, первый выход которого подключен к первым управля ì входам схем сравнения, о т л ич а ю щ е е с я тем, что, с целью повьппения надежности устройства, оно содержит регистры, первые входы каждого из которых подключены к соответствующим выходам схем сравнения первые выходы — к соответствующим управляющим входам схем сравнения„ а управляющие входы каждого регистра подключены к выходу соответствующего блока контроля, дополнительные накопители, входы которых подключе879655 8 ны ко вторым. выходам соответствующего регистра, а выходы — ко вторым входам соответствующего регистра и блок управления, вход которого подключен ко второму управляющему выходу блока задержки а управляющие вы) ходы блока управления подключены к соответствующим управляющим входам дополнительных накопителей.

1О Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

У 696545, кл. Я ll С 29/00, l977.

2. Авторское свидетельство СССР

1s N- 758257 кл. g и С 29/00, 1978 (прототип) .