Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистическик

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii> 881749 (61) Дополнительное к авт. свид-ву— (22) Заявлено 26.12. 79 (21) 2860631/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Опубликовано 15.11.81. Бюллетень № 42

Дата опубликования описания 15.1181 (51)М. Кл з

606 F 9/22

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 325 (088 8) (72) Авторы изобретения..И. П. Варбаш, Г. H. Тимонькин, С. Н. Ткаченко, М.П.Ткачев и В.С.Харченко

/ (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства управления ЭВМ.

Известно микропрограммное управляющее устройство, содержащее два запоминающих блока, регистры адресов, элементы И (13 .

Недостатком устройства является низкая функциональная надежность.

Наиболее близким к изобретению по технической сущности является микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два элемента ИЛИ, два элемента И, коммутатор и R -S-триггер, нулевой выход которого соединен с первым входом первого элемента И, 20 выход первого регистра адреса соединен с первым входом первого блока памяти, второй вход которого соединен с выходом второго элемента И, первый вход которого является тактовым входом устройства, выход второго регистра адреса соединен с первым входом второго блока памяти (21.

Однако данному устройству присуща низкая функциональная надежность. 30

Цель изобретения — повышение функциональной надежности устройства.

Эта цель достигается тем, что в микропрограммное устройство управления дополнительно введены третий, четвертый и пятый элементы И, третий и четвертый элементы ИЛИ, блок контроля и блок элементов И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены со входами соответственно первого и второго регистров адреса, первый и второй выходы коммутатора соединены со вторыми входами соответственно первого и второго элементов ИЛИ, третий выход коммутатора соединен с первым входом блока элементов И, второй вход которого является входом логических условий устройства, выходы логических условий, меток ветвления и адреса первого блока памяти и нулевой выход R.--S-триггера соединены с первой группой входов коммутатора, выходы логических условий, меток ветвления и адреса второго блока памяти и единичный выход R --$-триггера соединены со второй группой входов коммутатора, выходы микроопераций

881749 первого и второго блоков памяти соединены с первыми входами соответственно третьего и четвертого элементов

И, выходы которых соединены соответственно с первыми и вторыми входами третьего элемента ИЛИ, выход которого.является выходом устройства, выход нторого элемента И соединен со вторым входом нторого блока памяти и со счетным входом R --6-триггера,единичный выход которого соединен со

В вторым входом четвертого и входом пятого элементов И, второй вход третьего элемента И соединен с нулевым выходом R -S-триггера, выходы микроопераций, логических условий, меток ветнления и адреса первого блока па- 15 мяти соединены с группой входов пятого элемента И, выходы микроопераций, логических условий, меток ветвления и адреса второго блока памяти соединены с группой. входов первого эле- Щ мента И, выходы первого и пятого элементов И соединены соответственно с первым и вторым нходами четвертого элемента ИЛИ,выход которого соединен со входом блока контроля, ныход которого соединен со вторым входом второго элемента И.

На фиг.1 представлена функциональная схема устройства, на фиг.2 функциональная схема одного из вариантов построения блока контроля, основанного на применении проверки на четкость.

Устройство (на фиг.1) содержит блок элементов И 1, первый 2 и второй элементы ИЛИ 3, первый регистр адреса З5

4, второй элемент И 5, второй регистр адреса б„ первый блок памяти 7 с полем 8 микроопераций, логических условий 9, метки ветвления 10 и адреса следующей микрокоманды 11, К вЂ” $-триг- 4О гер 12, второй блок памяти 13 с полем

14 адреса следующей микрокоманды, метки ветвления 15, логических условий 16 и полей 17 микроопераций, пятый 18, перный 19, третий элементы И

20, четвертый элемент ИЛИ 21, четвертый элемент И 22, блок контроля

23, третий элемент ИЛИ 24.и коммутатор 25, вход логических условий 26 устройства, вход тактовых импульсов

27 устройства, выход 28 устройства.

Блок контроля (фиг.2) содержит регистр 29 хранения микрокоманды, узел свертки 30 по модулю два с выходом сигнала четности 31 и сигнала .нечеткости 32, триггер 33 фиксации результатов контроля.

Микропрограммное устройство управления работает следующим образом.

В исходное положении Й -S-триггер находится в единичном состоянии, в Ьо регистре адреса 4 записан адрес первой микрокоманды, а в регистре адреса б - адрес второй микрокоманды из линейной последовательности. На выходе блока контроля 23 выдается сиг- 65 нал разрешения работы. В блоке памяти 7 хранятся нечетные, а в блоке памяти 13 — четные микрокоманды.При поступлении первого тактового импульса на вход 27 устройства Р -S-триггер

12 устанавливается в нулевое состояние, à с блоков памяти 7 и 13 считываются соответственно первая и вторая микрокоманды.

Сигналы микроопераций первой мик-. рокоманды с выхода микроопераций блока памяти / подаются через открытый элемент И 20 и элемент ИЛИ 24 на выход 28 устройства. Считанная с блока .памяти 13 вторая микрокоманда подается через открытый элемент И 19 и элемент ИЛИ 21 на блок контроля

23, который осуществляет проверку правильности этой микрокоманды. В случае нормы блок контроля 23 продолжает подавать сигнал разрешения работы, а в случае не нормы этот сигнал снимается, в результате чего элемент

И 5 запирается и прекращает подачу тактовых импульсов на устройство, предотвращая использование искаженной микрокоманды.

Если в первой микрокоманде отсутствует метка ветвления, то адрес оче. редной нечетной микрокоманды, следующей за первой, т.е. адрес третьей микрокоманды поступает с поля 9 логических условий блока памяти 7 через коммутатор 25 на его выход и через элемент ИЛИ 2 записывается н регистр адреса 4. Одновременно адрес очередной четной Микрокоманды, следующей за первой микрокомандой, т.е. адрес второй микрокоманды поступает с поля

11 адреса блока памяти 7 через коммутатор 25 на его выход и через элемент ИЛИ 3 записывается в регистр адреса б.

С приходом второго тактового импульса аналогично происходит считывание с блоков памяти 7 и 13 соответ-, ственно третьей и второй микрокоманд, а R.- -S-триггер 12 устанавливается в единичное состояние. При этом контролю подвергается третья микрокоманда, а реализуется вторая микрокоманда, поскольку последняя уже была пронерена ранее. Элемент И 20 запирается, а элемент И 22 отпирается, и сигнал микроопераций второй микрокоманды подаются с выхода 35 блока памяти 13 через элемент ИЛИ 24 на выход 28 устройства. Одновременно происходит запирание элемента И 19 и отпирание элемента И 18, в результате чего на блок контроля 23 поступает третья микрокоманда.

Если во второй микрокоманде отсутствует метка нетвления, то адрес очередной четной микрокоманды,, следующей за второй, т.е. адрес четвертой микрокоманды поступает с поля

16 логических условий блока памяти 13 через коммутатор 25 íà его выход и

881749 через элемент ИЛИ 3 записывается в регистр адреса 6. Одновременно адрес очередной нечетной микрокоманды, следующей за второй, т.е. адрес третьей микрокоманды поступает с поля 14 блока памяти 13 через коммутатор 25 íà его выход и через элемент

ИЛИ 2 записывается в регистр адреса 4.

Далее устройство функционирует аналогично осуществляя контроль каждой микрокоманды перед ее реализацией.

Если с блока памяти 7 (13) считывается микрокоманда ветвления,то в поле 9 (16) записываются логические условия, а в поле 10 (15) записывается метка ветвления, которая поступает на коммутатор 25. В результате этого содержимое поля 9 (16) логических условий поступает через коммутатор 25 на блок элементов И 1, 20 который по результатам проверки модифицирует адреса, записанные в регистрах адреса 4 и 6, и задает тем самым переход к новому линейному участку микропрограммы. 25

Таким образом, устройство обеспечивает опережающий на один такт контроль каждой микрокоманды перед ее применением, на основе чего достигается повышение функциональной надежнос- 30 ти устройства.

Формула изобретения

Микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два элемента

ИЛИ, два элемента И, коммутатор и

g-5-триггер, нулевой выход которого соединен с входом первого элемента И, 4О выход первого регистра адреса соединен с первым входом первого блока памяти, второй вход которого соединен с выходом второго элемента И, первый вход которого является тактовым вхо- 45 дом устройства, выход второго регистра адреса соединен с первым входом второго блока памяти, о т л и— ч а ю щ е е с я тем, что, с целью повышений функциональной надежности, оно дополнительно содержит третий, .четвертый и пятый элементы И, тре-, -Фий и четвертый элементы ИЛИ. блок контроля и блок элементов И, выход которого соединен с первыми входами

I первого и второго элементов ИЛИ, выходы которых соединены со входами соответственно первого и второго регистров адреса, первый и второй выходы коммутатора соединены со вторыми входами сойтветственно первого и второго элементов ИЛИ, третий выход коммутатора соединен с первым входом блока элементов И, второй вход которого является входом логических условий устройства, выходы логических условий, меток ветвления и адреса первого блока памяти и нулевой выход .R-$-триггера соединены с первой группой входов коммутатора, выходы логических условий, меток ветвления и адреса второго блока памяти и единичный выход R -S-триггера соединены со второй группой входов коммутатора, выходы микроопераций первого и второго блоков памяти соединены с первыми входами соответственно третьего и четвертого элементов И, выходы которых соединены соответственно с первыми и вторыми входами третьего эле мента ИЛИ, выход которого является выходом устройства, выход второго элемента И соединен со вторым входом второго блока памяти и со счетным входом R -$-триггера, единичный выход которого соединен со вторым входом четвертого и входом пятого элементов

И, вторай вход третьего элемента И соединен с нулевым выходом Й -$-триггера, выходы микроопераций, логических условий меток ветвления и адреса первого блока памяти соединены с группой входов пятого элемента И, выходы.микроопераций, логических усло-. вий, меток ветвления и адреса второго блока памяти соединены с группой входов первого элемента И, выходы первого и пятого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен со .входом блока,контроля, выход которого ,соединен со вторым входом второ- го элемента И.

Источники информации, принятые во внимание при экспертизЕ,1. Авторское свидетельство СССР

Р 437072, кл. 6 06 t 9/12, 1974.

2. Авторское свидетельство СССР по заявке 9 2640029/18-24,. кл. Сг 06 F 9/16, 1979 (прототип).

881749

Составитель Г.Пономарева

Редактор Н.Ромжа Техред М.Рейвес Корректор М. Шароши

Заказ 9975/74 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Филиал ППП "Патент", r.Óæãoðoä, ул.Проектная,4