Процессорный элемент
Иллюстрации
Реферат
Союз Советских
Социалистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
1>881757 (61) Дополнительное к авт. сеид-ву (22) Заявле за01,80 (21) 287780 з/18-24 с присоединением заявки Ио (23) Приоритет
Опубликовано 151181, Бюллетень Мо 42
Дата опубликования описания 151181 (Я)М. Кл.з
G F 15/00
Государственный комитет
СССР по делам изобретений и открытий (53) УДК 681. 325 (088. 8) (72) Авторы изобретения!
И.П.Кафтанников и Г.A.Íèêèòèí
Челябинский политехнический институт им.Ленинского комсомола (71) Заявитель (54) ПРОЦЕССОРНЫЙ ЭЛЕМЕНТ
Изобретение относится к вычислительной технике и может быть использовано при построении параллельных процессоров и однородных вычислительных систем, предназначенных для групповой обработки больших массивов информации.
Известен процессорный элемент, представляющий собой последовательность одноразрядных ячеек ассоциативной памяти, объединенных горизонтальными шинами разрешения записи и разрешения считывания информации, а также шиной совпадения содержимого этих ячеек с кодом опроса, подаваемым по шинам опроса $1) .
Недостатком такого процессорного элемента является его низкое быстродействие при выполнении арифметических и логических операций, которое обусловлено тем, что арифметические и логические операции над словами в процессорном элементе выполняются последовательно поразрядно(последовательно разряд за разрядом),причем обработка каждого разряда требует нескольких машинных тактов опросаэаписи. Кроме того, в данном процессорном элементе для хранения промежуточных результатов операций требуются дополнительные аппаратурные затраты.
Известен ассоциативный матричный модуль, в котором обрабатываемые данные находятся в ассоциативном запоми,нающем устройстве, содержащем 25в по 256 разрядов и соединенным с тремя 5-разрядными регистрами Х, У, М.
Регистры Х и У имеют логическую надстройку, способную выполнять любую из 16 логических операций над двумя одноразрядными двоичными переменными.
Выполнение операций обработки данных заключается в одновременном считывании 1-ых и/или ) -ых разрядов каждого слова данных в соответствующие разряды регистров Х и/или У, параллельной обработкой считываемых разрядов с помощью логической надстройки и записи результатов в одноименные разряды слов ассорциативных ЗУ (2). для такого процессорного элемента характерно низкое быстродействие, обусловленное последовательной поразрядной пересылкой данных в обрабатывающее .устройство и обратно, последовательной поразрядной обработкой данных, а для выполнения арифметических одноразрядных операций требует30 ся несколько машинных тактов. 881757
Наиболее близким по технической сущности к изобретению является эле: мент, оснащенный одноразрядным ком° бинационным сумматором, .в котором комбинационный сумматор выполняет как свои обычные функции арифметического устройстна, так и функции устройства выборки по.содержанию. В этом процессорном элементе строка ассоциативных ячеек памяти разделяется на две группы, где хранятся
I 10 операнды A и В. Выходы совпадения ячеек каждой группы объединяются собственными шинами совпадения(МС1, МС2), которые подключаются на входы комбинационного сумматора, третйй вход которого соединен со схе- 15 мой запоминания переноса. Входы разрешения записи всех ячеек через шину разрешения записи РЗ подключены к выходу суммы сумматора. Арифметические и логические операции в указанном процессорном элементе выполняются последовательно поразрядно при помощи микроопераций "опрос-запи сь" . Опрос одноименных 1-х разрядов обоих операндов на единичное значение осуществляется одновременно, в результате чего на шйне Р3 появляется сигнал, равный результату суммирования
РЗ=а; +Ь; +П, а в схему запоминания переноса заносится результат 30
П=а; Ь Ч а; ПЧЬ, П, где а;,Ь; - содержимое -ых разрядов слагаемых, П вЂ” значение переноса из предыдущего разряда (3.) . 35
Однако низкое быстродействие элемента связано с последовательным поразрядным выполнением операций (хотя одноразрядные операции выполняются за один такт, число тактов ранив разрядности операндов). цополнитель- 40 .ные затраты оборудования связаны с тем, что для хранения результатов операции необходимо иметь дополнительную свободную зону.
Цель и з обре те ни я — повышение ко эффициента использования оборудования и быстродействия.
Поставленная цель достигается тем, что в процессорный элемент, содер- gp жащий две группы ячеек асаоциативной памяти, управляющие входы которых подключены к входам разрешения записи и разрешения считынания элемента, первый и второй входы каждой ячейки ассоциативной памяти подключены соотнетстненно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента, введены элемент HJIH бО и одноразрядные полусумматоры, причем первый и второй входы К-ro одноразрядного полусумматора подключены соответственно к вторым выходам К-Х ячеек ассоциативной памяти первой и вто- 65
У рой групп, выходы суммы К-го одноразрядного полусумматора соединен с входом записи К-й ячейки ассоциативной памяти первой группы, а выход переноса соединен с входом записи (К+1)-й ячейки ассоциативной памяти второй группы, третьи выходы ячеек ассоциативной памяти второй группы соединены соответственно с входами элемента ИЛИ-, выход которого является вторым выходом элемента.
На чертеже представлена схема элемента. Элемент содержит группы 1 и 2 ячеек 3 ассоциативной памяти, входы
4 разрешения записи элемента, вход 5 разрешения считывания элемента,первый ныход б элемента входы 7 опроса
) и записи элемента, второй выход 8 элемента, одноразрядные полусумматоры 9, элемент ИЛИ 10.
Процессорный элемент работает следующим образом.
Операции выборки по содержанию и ассоциативной обработки выполняются таким же образом, как и в известном устройстве. При выполнении операции арифметического сложения один операнд (например, А) помещается в первую группу 1 ячеек 3 ассоциативной памяти, а второй операнд (например. В) — но вторую группу 2 ячеек
3 ассоциативной памяти.
Операция арифметического сложения ныполняется по шагам поразрядно параллельно (одновремЕнно) над всеми разрядами операндов. После первого шага выполнения операции в ячейках
3 ассоциативной памяти первой группы
1 формируется результат A =A+B, а в ячейках второй группы B = ACB 2. Соответственно на каком-то J -м шаге выполнения операции формируются промежуточные результаты
Al =Ajl +Bj „, Bj =(Aj < 0 В )-2
Через 8 шагов выполнения операции (8 — длина максимальной цепочки, пе реноса, образовавшейся при сложении двух операндон) в ячейках 3 ассоциативной памяти первой группы 1 сфоРмируется результат арифметического суммирования. Определение окончания формирования двоичной суммы в процессорном элементе производится элементом ИЛИ 10, который вырабатывает нулевой сигнал только при формиронании промежуточного результата В) =О, что свидетельствует о получении окончательного результата в ячейках первой группы.
Поскольку средняя длина цепочки переноса, возникающей при сложении двух и -разрядных чисел равна !од и, то для сложения двух операндов в одном процессорном элементе в среднем требуется log>n тактов.
При одновременном выполнении операций в нескольких процессорных элементах время выполнения операции увеличивается, однако выигрыш во време881757(О
Формула изобретения
Составитель A.Æåðåíîâ
Техред A.Âàáèíåö Корректор A.Äçÿòêî
Редактор Н.Ромжа
Заказ 9975/74 Тираж 748 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб.,д.4/5
Филиал ППП "Патент", г.ужгород, ул.Проектная,4 ни остается достаточно большим. Например, при сложении с помощью рассматриваемого элемента четырехбайтных операндов время выполнения операции уменьшается в п /2 раз по сравнению с известным устройством даже при одновременной работе более чем 4096 процессорных элементов. Кроме того, поскольку исходные данные, промежуточные и окончательные результаты размещаются в одних и тех же полях слова процессорного элемента, то при выполнении операции не требуется дополнительных затрат оборудования для хранения промежуточных результатов.
Процессорный элемент, содержащий две группы ячеек ассоциативной памя- 20 ти, управляющие входы которых подключены к входам разрешения записи и разрешения считывания элемента, первый и второй входы каждой ячейки ассоциативной памяти подключены соот- gg ветственно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента, отличающийся тем, что, о с целью повышения коэффициента ис".. пользования оборудования и быстродействия, в него введены элемент ИЛИ и одноразрядные полусумматоры, гричем первый и второй входы К-ro одноразрядного полусумматора подключены соответственно к вторым выходам К-х ячеек ассоциативной памяти первой и второй групп, выход суммы К-ro одноразрядного полусумматора соединен с входом записи К-й ячейки ассоциатив» ной памяти первой группы, а выход переноса соединен с входом записи (К+1)-й ячейки ассоциативной памяти второй группы, третьи выходы ячеек ассоциативной памяти второй группы соединены соответственно с входами элемента ИЛИ, выход которого является вторым выходом элемента.
Источники информации, принятые во внимание при экспертизе
1. Медведев И.Л. и др. Многопроцессорные вычислительные системы с перестраиваемой структурой. Препринт.
M., ИПУ AH СССР, 1975, с,41-43, рис.13.
2. Аксенов В.П. Ассоциативные процессоры и области их применения.
"Зарубежная электроника", 1977, 9 1, с.58-59, рис.9.
З.Медведев И.Л. и др. Многопроцессорные вычислительные системы с перестраиваемой структурой. Препринт.
М., ИИУ AH СССР, 1975, с.43-44 рис.15 (прототип).