Постоянное запоминающее устройство

Постоянное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сеюэ Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 090180 (21) 2868293/18-24 (51)М. Кл.

G 11 С 17/00 с присоединением заявки ¹â€”

Государственный комитет

СССР но делам изобретений н открытий (23) Приоритет

Опубликовано 1Ы181 Бюллетень Но 42

Дата опубликования описания 151181

Д 681 327 66 (088.8) Э.П.Дзисяк, Б.ф.курьянов, Б.Я.Ро ман, и Л.Л.Утяков 1 (72) Авторы изобретения

И:.A:. Саградьян

f

М: >

1 (!

Институт океанологии им. П.П.Шишова. (71) Заявитель (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычисли= тельной технике и предназначено для хранения программ.

Известно постоянное запоминающее устройство (ПЗУ), в котором информация представлена в двоичном коде, содержащее схему адресации, информационную шину и транзисторную матрицу, каждый столбец которой содержит шину считывания и шину констант, а каждая строка — адресную шину. В зависимости от наличия или отсутствия соединения транзистора с шиной константы определяется значение записанной в данную ячейку информации t.13.

Наиболее близким техническим решением к предлагаемому является ПЗУ, содержащее матричный накопитель, первый вход каждого запоминающего элемента которого подключен к соответствующему выходу первого адресного дешифратора, выход каждого запоминающего элемента соединен с шиной считывания, и второй адресный дешифратор (генератор констант) ° Значение хранимой в каждом запоминающем элементе (ячейке) ПЗУ информации определяется наличием или отсутствием соединения второго входа этой ячейки с шиной константы (землей). Та- . ким образом, данное ПЗУ может хранить по одному биту в ячейке Г2 .

Недостатком данных ПЗУ является малая информационная емкость устройства.

Цель изобретения — повышение информационной емкости устройства.

Поставленная цель достигается тем, что в ПЗУ введен формирователь двоичных последовательных кодов, входы которьго соединены с выходами генератора констант, а каждый из выходов — со вторым входом соответствующего запоминающего элемента. Кро- ме того, формирователь двоичных последовательностей кодов содержит группу элементов ИЛИ, причем первые входы элементов ИЛИ групп и вторые входы элементов ИЛИ первой группы

2О подключены ко входам формирователя двоичных последовательных кодов, а вторые входы элементов ИЛИ второй группы — к соответствующим выходам элементов ИЛИ первой группы, выходы элементов ИЛИ групп подключены к выходам формирователя двоичных последовательных кодов.

На фиг. 1 изображена структурная схема предлагаемого ПЗУ для случая хранения двух бит в каждой ячейкет

881862 на фиг. 2 — структурная схема одного из вариантов генератора констант и формирователя двоичных последователь— ных кодов.

Устройство (фиг. 1) содержит адресный дешифратор 1, матричный нако3питель 2, состоящий из запоминающих элементов 3, объединенных в группы (столбцы), генератор 4 констант, формирователь 5 двоичных последовательных кодов, шины 6 констант, шины 7 считывания, шины 8 адресации (строки). 1О

Генератор 4 констант (фиг. 2) состоит из двухразрядного (в общем случае

K-разрядного) циклического двоичного счетчика 9 и стробируемого дешифратора 10, имеющего входы 11 и выходы 12. 15

Формирователь 5 двоичных последовательных кодов содержит две группы (первую 13 и вторую 14) двухвходоных элементов 15 ИЛИ, имеющих шины б констант. Для записи информации запоминающий элемент 3 подключается к соответствующей шине константы. В каждой строке матрицы к шине 8 адресации н каждом столбце подключается не более одного запоминающего элемента 3. Шины 7 считывания всех запоминающих элементов каждого столбца объединены..

На фиг. 1 показан один из возможных вариантов подключения к шинам 6 констант запоминающих элементов 3.

Устройство работает следующим

ЗО образом.

Дешифр атор 10 (фиг. 2 ) последовательно декодирует каждое состояние счетчика 9. Сигналы с выходов 12 упоО мянутого дешифратора поступают на 35 входы элементов 15 ИЛИ формирователя

5 двоичных последовательных кодов.

Элементы 15 ИЛИ условно объединены в две группы. В первой группе 13 непосредственно из сигналов дешифрато- Щ ра 10 формируются последовательные двоичные комбинации (константы) 0011, 0110, 1100, 0101., 1010 и 1001. Во второй группе 14 из сигналов дешифратора 10 и элементон ИЛИ первой группы форм . руются константы 0111, 1110, 10",1, 1101 и 1111. Остальные константы 0001, 0010, 0100 и 1000 получаются непосредственно с выходов генератора 4 констант. Одна из шин б констант 0000 или 1111 может отсутствовать, так как запоминающий элемент 3 на выходе всегда имеет либо "0", либо "1". Поэтому в формирователе 5 константа 0000 не формируется.

Все упомянутые двоичные комбинации (их в общем случае 2" - 1) циклически повторяются на соответствующих шинах 6 констант, поступая на входы подключенных к ним запоминающих элементов 3 (фиг. 1). При считывании gp информации из ПЗУ сигнал с адресного дешифратора 1 по одной из шин 8 поступает на адресные входы подключенных к этой шине запоминающих элементов 3 всех столбцов, разрешая сигналу с И соответствующей шины б пройти на выход устройства (шину 7 считывания).

В каждый такт считывается один бит

К-разрядного последовательного двоичного кода.

В каждом столбце матричного накопителя 2 в рассмотренном ПЗУ хранится К х М бит информации (где М вЂ” число адресных шин). Число запоминающих элементов при этом равно N. В традиционных двоичных ПЗУ для хранения

К и М бит информации необходимо К х И запоминающих элементов. Если число столбцов равно N, то всего в рассмотренном ПЗУ может храниться К х М х N бит при числе запоминающих элементов, равном М х N (в двоичном ПЗУ такой же емкости необходимо К х И х N запоминающих элементов,т.е. н К раз больше).

Таким образом, в предложенном ПЗУ достигается повышение в К раз информационной емкости устройства без увеличения числа запоминающих элементов.

B результате этого снижается стоимость, габариты, вес, а также повышается надежность ПЗУ. Эффект особенно ощутим при большом числе K и больших массивах памяти.

Формула изобретения

1. Постоянное запоминающее устройство, содержащее матричный накопитель, первый вход каждого запоминающего элемента которого подключен к соответствующему выходу адресного дешифратора, выход каждого запоминающего элемента соединен с шиной считывания, и генератор констант, о т л и ч а ю щ е е с я тем, что, с целью повышения информационной емкости устройстна, н него внеден формирователь двоичных последовательных кодов, входы которого соединены с выходами генератора констант, а каждый из выходов — со вторым входом соответствующего запоминающего элемента.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что формирователь двоичных последовательных кодов содержит группу элементов ИЛИ, причем первые входы элементов ИЛИ групп и вторые входы элементов ИЛИ первой группы подключены ко входам формирователя двоичных последовательных кодов, а вторые входы элементов ИЛИ второй группы — к соответствующим выходам элементов ИЛИ перной группы, выходы элементов ИЛИ групп подключены к выходам формирователя двоичных последовательных кодов.

Источники инФормации, принятые во внимание при экспертизе

1. Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М., "Мир", 1979, с. 102.

2. Брик Е.A. Техника ПЗУ. М., "советское радио", рис. 2.13.