Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

ОП ИСАЙ ИЕ 881877

ИЗОБРЕТЕНИЯ

К ABTOPCNOAhV СВИДИтЕЛЬСтаю

Союз Советсник

Социалистичесиик

Рескубпин (61) Дополнительное к авт. свид-ву (22) Заявлено 15. 02. 80 (21) 2899901/18-24 (53)M. Кл,,G 11 С 29/00 с присоединением заявки М

Государственный комитет

СССР во делам изобретений и открытий (23) Приоритет

Опубликовано 15.11.81. Бюллетень РЙ 42

Дата опубликования описания 1 7. 1 1. 81 (53) УД К 68 1.. 327.

° 6(088.8) (72) Авторы изобретения

Г.А. Бородин, Н.И. Егорова и А.К

Московский ордена Ленина энерге итут

1 (7l) Заявитель с (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ

Изобретение относится к вычисли- 1 тельной технике, а именно к запоминающим устройствам на многоразрядных панелях памяти с использованием интегральных запоминающих микросхем памяти со схемами обнаружения пакетных ошибок.

Известно запоминающее устройство, содержащее блоки памяти, формирователи контрольных разрядов кода Хэмминга, формирователи проверочного сло- о ва, дешифратор одноразрядных ошибок, схему обнаружения двухразрядных ошибок (1 j.

Недостатком указанного устройства является невозможность обнаружения

15 многоразрядных пакетных ошибок, которые могут возникнуть при отказе многоразрядных панелей памяти, а также зависимость количества проверочных разрядов от количества инфор20 мационных.

Известно устройство для кодирования и декодирования циклических кодов при передаче информации по каналам связи, использующее постоянные запоминающие устройства (ПЗУ) и сумматор. Устройство требует большой избыточности для обнаружения ошибок, а также большой емкости ПЗУ или большого времени на декодирование (2).

Наиболее близким пр технической сущности и схемному решению является информационная память, состоящая из !

M модулей памяти по В разрядов в каждом модуле, устройство контроля; состоящее из В блоков контроля по четности и обнаруживающее ошибки при отказе модуля памяти, т.е. до В разрядов (3).

Недостатком указанного устройства с являются излишние аппаратурные затраты за счет избыточности в контрольных разрядах при обнаружении многократных детерминированных ошибок, имеющих ассиметричный характер и возникающих при отказе многоразрядных па881877

00...01

00...10

01...00

10...00

50

55 нелей памяти, что приводит к снижению надежности устройства.

Цель изобретения — снижение аппаратурных затрат и повышение надежности устройства.

Указанная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются . информационными входами устройства, а вторые входы накопителя подключены к выходам первого формирователя контрольных разрядов, первые выходы накопители являются информационными выходами устройства, а вторые выходы накопителя подключены к первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, дополнительно введены первый постоянный на" ,копитель, входы которого подключены, к информационным входам устройства, а выходы — ко входам первого формирователя контрольных разрядов, и второй постоянный накопитель, входы которого подкл1очены к первым выходам накопителя, а выходы — ко входам второго формирователя контрольных разрядов.

На чертеже представлена блок-схема предлагаемого запоминающего устройства с автономным контролем. !

Предлагаемое устройство содержит накопитель 1, состоящий из МВ-разрядных модулей памяти на интегральных запоминающих микросхемах„ информационные входы 2, первый постоянный накопитель 3, первый формирователь контрольных разрядов 4, информацион.ные выходы 5, второй постоянный накопитель б, второй формирователь контрольных разрядов 7 и блок контроля 8, Устройство работает следующим образом.

С информационных входов 2 устройства на входы накопителя 1 поступает код числа, подлежащего записи в очередном цикле. Накопитель выполнен из

М модулей памяти с разрядностью, рав ной В. Постоянный накопитель 3 выпол нен также из М модулей и на каждый иэ модулей поступает группа разрядов, соответствующая одному модулю накопителя 1. Число входов модулей постоянного накопителя 2 (они служат адресными входами) .равно разрядности модут лей накопителя 1, т.е. равно В. В связи с тем, что как для запоминающих микросхем, так и для модулей памяти характерен ассиметричный характер ошибок при возникновении отказов, то для всех слов, хранящихся в модуле постоянного накопителя 3, а их 2

Ь достаточно иметь всего Bl различных комбинаций (В1 =1+ (1оя, В), где(1о 9)целая часть числа), если закодировать все 2 комбинации следующим образом: одна кодовая комбинация — 00...00 для всех комбинаций, содержащих всего одну единицу в коде иэ В разрядов — одна кодовая комбинация для всех комбинаций, содержащих две едини- 00...11 цы в коде из В разрядов одна кодовая комбинация — 11...00 и т.д.

° ° одна кодовая комбинация — 11...11

Т.е. для кода иэ В разрядов необходимо всего (2 +1) комбинация для того, чтобы после отказа можно было бы обнаружить ошибку, кратностью до

В разрядов в пределах одной панели памяти. Следовательно, разрядность слова, хранящегося в модуле постоянного накопителя 3, определяется из выражения: Bl = 1+(1оц В) .

Полученные M групп по Bl разрядов с первого этапа кодирования поступают на первые формирователи контрольных разрядов 4, где производится второй этап кодировки по следующему алгоритму: первые разряды кодов иэ

M модулей постоянного накопителя 3 поступают на 1-ый формирователь четности. Вторые разряды кодов иэ M модулей постоянного накопителя 3 поступают на 2-ой формирователь четности.

И так далее. На Вl-ый формирователь с М модулей постоянного накопителя 3 поступают Вl-ые разряды. Все Bl-ые формирователи четности определяют четность поступивших на их входы комбинаций и затем полученные Вl-ые разряды контрольного кода записываются в контрольные разряды накопителя !.

При этом количество контрольных раэря. дов, необходимых для обнаружения ошибок до В разрядов, каждого модуля

Bl(B. При декодировании информацион881 877

30 ные разряды поступают на входы второго постоянного накопителя 6 теми же группами, что и на входы первого постоянного накопителя 3. Первый этап кодировки производится аналогично 5 постоянному накопителю 3. Далее М групп по Bl контрольных разрядов поступают на входы второго формирователя контрольных разрядов 7, где .аналогично первому формирователю 4 произво- 1О дится определение Bl-ro разряда, которые поступают затем на одну группу входов блока контроля 8, на другую группу входов которого поступают выходы контрольных разрядов накопителя 1, где и производится выработка сигнала ошибки, если коды не совпадают.

Рассмотрим один иэ возможных конкретных вариантов. Пусть В=4. Тогда кодировка на первом постоянном накопителе 3 может выглядеть так:

l. 0000-000

2. 0001 25

OOI 0

0100-001

3;. 0011

0101

1001

0110-010

lOIO

4. 0111

10ll

1101-011

1110 .5. 111-100 8=4 BI=3

Поскольку, учитывая характер ошибок в микросхемах памяти и модулях памяти, при отказе слово, принадлежащее одной группе, может перейти только в другую группу, то естест45 венно, оно имеет другой контрольный код, который в формирователях четности соответствующих разрядов приводит к изменению 1 на 0 или наоборот, то при считывании она будет обнаруже50 на.

Применение изобретения позволяет существенно. снизить аппаратурные затраты. и тем самым и стоимость устройства эа счет экономии контрольных разрядов. Так при 3-х контрольных разрядах могут быть обнаружены ошибки в панелях с В47. При 4-х контрольных разрядах могут быть обнаружены ошибки в панелях с ВС15 и т.д. Кроме того, уменьшение количества контроль ньгх разрядов ведет и к повышению надежности работы устройства за счет снижения вероятности возникновения ошибок.

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются информационными входами устройства, а вторые входы накопителя подключены к вьгходам первого формйрователя контрольных разрядов, первые выходы накопителя являются информационными выходами устройства, а вторые выходы накопителя подключены к первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, о т— л и ч а ю щ е е с я тем, что, с целью снижения аппаратурных затрат и повьппения надежности, оно содержит первый постоянный накопитель, входы которого подключены к информационным входам устройства, а выходы — ко входам первого формирователя контрольных разрядов, и второй постоянный накопитель, входы которого подключены к первым выходам накопителя, а выходы— ко входам второго формирователя контрольных разрядов.

Источники информации, принятые во внимание при экспертизе

1. Патент США У 3573728, кл. G 11 С 29/00, опублик. 1972.

2. Специализированные и комбиниро-. ванные вычислительные устройства. Межвузовский сборник научных трудов. Вып. ,6, Рязань, 1978, с. 114-119.

3. Патент Великобритании У 1391976 кл. G 11 С 29/00, опублик, 1975 (прототип).

881877

Составитель С. Шустенко

Редактор Л. Тюрина Техред О.Легеза Корректор Л, Бокшан

Заказ 9986/80 Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва> Ж-35 Раушская наб.> д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4