Арифметическое устройство для цифровой фильтрации с автоматической регулировкой усиления

Арифметическое устройство для цифровой фильтрации с автоматической регулировкой усиления

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социапистичесних

Рес убпин

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ к лвтовскомю свидетельств (ii) 881987 (6I) Дополнительное к авт. саид-ву -(5l)M. Кл. (22)Заявлено 13.11.79 (21) 2842044/18-24

Н 03 Н 17/04 с присоединением заявки,1Е

9еудзрстееееыХ кенитет

СССР ао Aaeaas «зебретеинХ н етхрытвХ (23) Приоритет

Опубликовано 15.11.81.бюллетень М 42

Дата опубликования описания -17.11.81 (53) УДК 681.323 (088. 8) (72) Авторы изобретения

Л. П. Диденко и Ю. С. Ицкович, (Z1) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ

ФИЛЬТРАЦИИ С АВТОМАТИЧЕСКОЙ

РЕГУЛИРОВКОЙ УСИЛЕНИЯ

Изобретение относится к цифровой обработке сигналов, в частности цифровой фильтрации, и может быть использовано в различных цифровых комплексах, например для обработки случайных процессов.

Известны арифметические устройства для цифровой фильтрации, используемые в цифровых комплексах, в частности в цифровых фильтрах.

I тО

Известно арифметическое устройство, которое содержит последовательно включенные умножитель с двумя входами, сдвйгающий коммутатор и накапливающий сумматор $1) . Известное ариф-„

55 метическое устройство выполняет вычисления по разностному уравнению

Й е1 где а, Ь - весовые коэффициенты;

X„ t, Уп.j- значения входного и вы-

l ходного сигналов в и-й и несколько предыдущих моментов квантования.

Значения входного и выходного сигналов из запоминающего устройства цифрового фильтра поступают на первый вход умножителя, а на второй вход умножителя поступают значения сигналов весовых коэффициентов из запоминающего устройства коэффициентов цифрового фильтра. Поступление сигналов и коэффициентов на умножитель синхронизуется управляющим устройством, также входящим в состав цифрового фильтра. Полученные в умножителе произведения через сдвигающий коммутатор поступают в накапливающий сумматор, где складываются в соответствии с .уравнением (l) . Сдвигающий коммутатор управляется устройством управления таким образом, что произведения значений входного сигнала Х подаются в накапливающий сумматор со сдвигом в сторону младших разрядов, а произведения значений выходного сигнала Y подаются беэ сдвига. Выполнение указанного сдвига позволяет

881987 задавать весовые коэффициенты а; и b1 одного порядка и тем самым ограничить разрядность умножителя, а возникающие при этом отклонения от единицы общего коэффициента передачи фильтра 5 компенсировать за счет сдвига произведений.

Однако известное арифметическое устройство обладает излишней сложностью вследствие использования сдвига- 10 ющего коммутатора, представляющего собой громоздкую комбинационную схему. Кроме того, к недостаткам известного арифметического устройства относятся малое быстродействие, обуслов- 15 ленное последовательным соединением всех блоков, а следовательно и последовательной их работой; отсутствие возможности регулировать коэффициент передачи фильтра в зависимости от 20 мощности входного сигнала.

Известное арифметическое устройство, которое содержит последовательно включенные умножитель с двумя входами и накапливающий сумматор, а так- 25 же блок сравнения, подключенный к выходу умножителя и интегрирующий фильтр 12j .

Наличие интегрирующего фильтра и

30 блока сравнения, на второй вход которого подан пороговый уровень сигнала, позволяет регулировать коэффициент передачи фильтра в зависимости от мощности входного сигнала, и, тем самым, стабилизировать уровень выходного сигнала.

При этом блок сравнения и интегрирующий фильтр формируют корректирующий множитель С„, а умножитель и накапливающий сумматор вычисляют вспомогательный выходной сигнал 7п по формуле (1) и затем выходной сигнал

2п по формуле

20 = Сп п (2)

При этом значении входного сигна- 45 ла Х> и вспомогательного выходного сигнала поступают на первый вход умножителя, а коэффициенты а;, Ь, сп на второй вход умнажителя.

Недостатком известного арифметичес- 50 кого устройства является высокая его сложность, обусловленная большой разрядностью его блоков, Объясняется это тем, что уменьшение динамического диапазона выходного сигнала за счет 55

его автоматической регулировки позволяет лишь снизить разрядность других устройств, подключаемых к выходу фильтра и обрабатывающих его выходной сигнал, а арифметическое устройство работает с полным динамическим диапазоном входного сигнала, Устройство обладает также малым быстродействием вследствие последовательного соединения умножителя и накапливающего сумматора и тем самым их последовательной работы. Кроме того, примененная в известном устройстве схема формирования корректирующего множителя, состоящая из блока сравнения и интегрирующего фильтра, не всегда обеспечивает высокую стабильность частотных характеристик фильтрации вследствие влияния мощности входного сигнала на частотные свойства схемы за счет использования интегрирующего фильтра с постоянными параметрами и замыкания обратной связи с выхода фильтра через схему формирования корректирующего множителя на вход фильтра.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство, которое содержит последовательно включенные умножитель с двумя входами и первый накапливающий сумматор. Выход умножителя подключен к блоку сравнения, на второй вход которого подключен датчик порогового уровня. Выход блока сравнения связан с управляющим входом второго накапливающего сумматора, выход которого через схему сдвига связан с собственным информационным входом (3) .

На первый вход умножителя поступают значения входного Хд, и выход— ного Уп 1 сигналов. На второй вход умножителя поступают значения весовых коэффициентов а; и Ь; и корректирующего множителя ".:и. Умножитель и первый накапливающий сумматор производят вычисления по формулам (1) и (2) и вырабатывают выходной сигнал

Z„, поступающий на блок сравнения, Блок сравнения совместно со вторым накапливающим сумматором вычисляют очередное значение корректирующего множителя С по формуле:

C„= С -1+2 C„„.51рп(А" 12д tl )1(3) где А — сигнал порогового уровня;

Sign(А-/Z„ Ä- знаковая функция разности сигнала А порогового уровня и абсолютного значения выходного сигнала 20-< .

881987

Знаковая функция равна + 1 при 1А—

LZ 11) > О и -1 при (А-3Zn >j)(0.В известном устройстве обеспечена высокая стабильность частотных харак- 5 теристик фильтрации вследствие приме ения второго накапливающего сумматора вместо интегрирующего фильтра для формирования корректирующего множителя по формуле (31 .

Недостатками известного устройства являются высокая сложность, обусловленная большой разрядностью блоков; малое быстродействие вследствие последовательного соединения умножителя и накапливающего сумматора, а тем самым их последовательной работы. Высокая разрядность обусловлена двумя основными причинами: большим динамическим диапазоном входного 20 сигнала и расширением динамического диапазона промежуточных значений сиг- нала по сравнению с входным сигналом

:% за счет разницы в порядке коэффициентов а, и b в формуле (1), Известным методом сужения динами.ческого диапазона входного сигнала является его автоматическое регулирование, которое может быть выполнено в известном устройстве путем вы- 30 числения по формуле

Xn = ХвхiСп r 4) где Х „— входной сигнал, .и последующих вычислений по формулам (1) - (3) .

Однако при этом характерно следующее явление. Поскольку величина Х < и С связаны системой автоматического регулирования усиления по формулам (2)

-(4), то входному сигналу Х „малой мощности соответствует большое значение коэффициента С и наоборот. При этом использование умножителя с фиксированной запятой и представление чисел 45 в масштабе, обеспечивающем Х < 1, С «< 1, приводит к тому, что произведение (4) всегда существенно меньше максимально возможного — единицы, вследствие чего старшие разряды произведения ока50 зываются нулевыми и в разрядной сетке блоков устройства теряются понапрасну. С другой стороны простое отбрасывание этих старших разрядов недопустимо, так как среди значений

55 входного сигнала Х „при низком сред.— нем уровне мощности могут быть большие по величине отсчеты в отдельные моменты времени, В этом случае отбрасывание старших разрядов привело оы к переполнению разрядной сетки и искажению результатов обработки сигнала. Поэтому .в известном устройстве большой динамический диапазон входного сигнала вызывает необходимость увеличения разрядности блоков устройства.

Один из способов борьбы с другой причиной большой разрядности блоковрасширением динамического диапазона промежуточных значений сигнала по сравнению с входным сигналом за счет разницы порядка коэффициентов а;и Ь1 в формуле (1) — известен. Он состои г в том, что после умножения входных сигналов Х„ на коэффициенты а; по формуле (1) перед сложением в накапливающем сумматоре произведения сдвигают на определенное количество разрядов в сторону младших по сравнению с произведениями выходных сигналов

Y на коэффициенты Ь1 . При этом обеспечивается близость к 1 результирующего коэффициента передачи фильтра, несмотря на большие значения коэффи циентов а;, порядок которых при этом может быть выбран таким же, как у коэффициентов Ь; . Уравнение (1) при этом принимает вил р 1 1 ы

1п= 1 < iXn „-HЬ; н „(5)

1=0

Однако такой способ уменьшения разрядности требует больших затрат времени на вычисления, что связано с необходимостью выполнять большое количество умножений и сдвигов: М умножений Уп 1 " b(, N+1 умножений

Хп 1 а; и р,сдвигов. Поэтому применение его в чистом виде нецелесообразно и в известном устройстве не реализовано, что приводит к увеличению разрядности блоков известного устройства, С другой стороны известно, что при реализации рекурсивных фильтров коэффициенты а; обычно пропорциональны простым числам А; ° а; = Q А;, (6) где Q — коэффициент пропорциональности.

Так, например, при реализации чебышевских фильтров второго порядка коэффициенты а,а,„ и а пропорциональны числам соответственно "1;2 и 1. С учетом равенства (6) уравнение (5)может быть преобразовано к следующему виду:

Y =QR-" E А;Х„;- Ь; Yn-j ° (7)

1=0 < 1

88!987 8

При реализации цифровых фильтров с автоматической регулировкой усиления коэффициентом Q в уравнении (7) можно пренебречь вследствие того, что автоматическая регулировка усиления при стабилизации мощности выходного сигнала непрерывно изменяет коэффициент передачи фильтра с помощью коэффициента С в формулах (2) и (4), Поэтому для реализации цифровых фильт- 10 ров с автоматической регулировкой усиления достаточно реализовать в арифметическом устройстве вычисления ,по формулам (2) †(4) и по формуле п=2 А!!1о I- Ь Y„. (8) 15

Цель изобретения — упрощение устройства и повьппение его быстродействия, Поставленная цель Достигается тем, что арифметическое устройство для циф- щ0 ровой фильтрации с автоматической регулировкой усиления, содержащее умножитель и сумматор, оно содержит выходной коммутатор, коммутатор сдвига, коммутатор знака, группу элементов НЕ, 25 триггер знака, сдвиговый регистр, блок фиксации переполнения при умножении, и блок фиксации переполнения при суммировании, группа выходов которого подключена к соответствующим входам информационных и знаковых разрядов сдвигового регистра, выходы информационных и знаковых разрядов которого соединены с первым входом выходного коммутатора и с группой входов коммутатора сдвига, выход которогд соединен со входом информационной части сумматора, выход информационной части которого подключен к входу информационных разрядов сдвигового 40 регистра, вход знаковых разрядов ко торого объединен с первым входом блока переполнения при суммировании и соединен с первым выходом знаковой части сумматора, второй выход знако- 45 вой части которого подключен ко второму входу блока фиксации переполнения при суммировании и входу триггера знака, выход которого подключен к первому входу коммутатора знака вы50 ход которого подключен ко входу знаковой части сумматора, выход умножителя соединен со вторым входом выходного коммутатора и входом блока фиксации переполнения при умножении, вы55 ход которого подключен к третьему входу выходного коммутатора, выход которого является выходом устройства и подключен к первому входу умножителя, входам элементов НЕ группы и второму входу коммутатора знака, третий вход которого соединен с выходами элементов НЕ группы, причем четвертый вход выходного коммутатора является первым входом устройства, второй вход умножителя является вторым входом устройства, третий вход блока фиксации переполнения при суммировании является управляющим входом устройства.

А так.же тем, что блок фиксации переполнения при суммировании содержит два элемента НЕ, три элемента И. и элемент равнозначности, выход котЬрого подключен к первому входу первого элемента И и входу первого элемента НЕ,.выход которого соединен с первыми входами второго и третьего элементов И, вторые входы трех элементов И объединены и образуют третий вход блока, группой выходов которого являются выходы трех элементов И, первый вход элемента равнозначности является первым входом блока, третий вход второго элемента НЕ и второй вход элемента равнозначности объединены и являются вторым входом блока, выход второго элемента НЕ соединен с третьим входом третьего элемента И.

На чертеже представлена структурная схема устройства.

Устройство содержит матричный умножитель 1 с двумя входами, блок 2 фиксации переполнения при умножении, комбинационный сумматор 3, со,стоящий из цифровой части 4 и знаковой 5, блок 6 фиксации переполнения при суммировании, сдвиговый регистр

7, накопления суммы, состоящий из цифровой 8 и знаковой 9 частей, коммутатор 10 (сложения-вычитания) к управляющему входу которого подключен триггер 11 знака, выходной коммутатор 12, коммутатор 13 сдвига (суммы), ! .группа 14 элементов НЕ, причем выходы ! цифровой 4 и знаковой 5 частей сумма гора 3 подключены к цифровой 8 и знаковой 9 частям регистра 7 накопления суммы соответственно, выходы двух знаковых разрядов части 5 сумматора 3 подключены также к блоку 6, управляющий .вход которого подключен к входу

15 управления, первый выход — к входу записи цифровой 8 и знаковой 9 частей регистра 7, второй выход - к управляющим входам записи "0" в цифровую 8 и записи "1" в знаковую 9 части регистра 7, а третий выход — к управляющим входам записи "1" в цифровую

87 10 рокоманду (точный шаг) и путем перезаписи числа через второй вход коммутатора 13 и сумматор 3 со сдвигом на фиксированное число разрядов за одну микрокоманду (грубый шаг} . Сдвиг для ускорения выполняют сначала грубыми шагами, а затем точными шагами доводят его точно до К разрядов. После окончания сдвига полученное число в сумматоре складывают с Сд1, поступающим через первый вход устройства,. коммутаторы !2 и 10, для чего KOMмутатор !3 устанавливают в состояние накопления. Полученное значение С> поступает на выход устройства через коммутатор 12, Далее производят вычисление по урав нению (4). Для этого очередное значение входного сигнала Х „.„ поступает на первый вход устройства и через коммутатор 12 — на вход умножителя I; на второй вход устройства, являющийся вторым входом умножителя 1, поступает корректирующий множитель Сд. Полученный при этом сигнал произведения с выхода умножителя 1 поступает

-со сдвигом в сторону старших разрядов через блок.2 и коммутатор 12 на выход устройства, Далее решается уравнение (8), для чего на первый вход устройства поочередно поступают значения вспомогательного входного Х 1j и вспомогательного выходного У 1; сигнала. Сигнал Хп, поступает через первый вход коммутатора 10 сложения-вычитания на . первый вход сумматора 3, Умножение А; на Хя ., производится путем последовательного сложения с накоплением сигнала Х„ в сумматоре 3 и регистре 7 столько раз, чему равен коэффициент

А . Умножение накопленной суммы про-, 1 °

-P изведений А; Х>, на коэффициент 2 производится путем сдвига в сторону младших разрядов аналогично тому, как это делается в уравнении (3) °

9 8819

8 и записи "0" в знаковую 9 части регистра 7. Блок фиксации переполнения содержит элемент Iб равнозначности, .элемент 17И, элемент 18 НЕ, элементы 19 и 20И, элемент 2) НЕ. ;5

Принцип работы арифметического устройства для цифровой фильтрации с автоматической регулировкой усиления эаклю:.ается в следующем.

Устройство производит вычисления последовательно по формулам (3),(4), (8) и (2) . При вычислении по формуле (3) сначала определяется модуль сигнала ZI1 . Для этого сигнала 2я-1 подается на первый вход устройства, 15 откуда через коммутаторы 12 и 10 поступает на первый вход сумматора 3, на второй вход которого подается нулевой сигнал с регистра 7 через коммутатор 13. Знак сигнала Z„ 1 запоми- 2р нается в триггере Il знака, после чего сигнал Еп еще раз подается на вход устройства и через коммутатор 12 поступает на коммутатор 10, но при этом включается управление коммутатора 10 25 от триггера ll знака. В зависимости от знака сигнала Zn, записанного в триггер 11 знака на вход сумматора проходит прямбе или инверсное значение сигнала Еп-1, которое запи- эр сывается в регистр 7 накапливанйя суммы таким образом, что в регистре 7 оказывается отрицательное значение модуля сигнала 211 1 .

Далее на первый вход устройства по- З5 дается пороговое значение сигнала А которое через коммутаторы 12 и 10 поступает на первый вход сумматора 3, на второй вход которого поступает заПисанное ранее число-из регистра 7. 4р

Знак полученной при этом на выходе сумматора 3 разности А -tZI1 запоминается в триггере 11 знака и включается управление коммутатора 10 от триггера 11 знака, 45

Далее на первый вход устройства подается корректирующий множитель

Сп.1, который передается через коммутатор 12 на коммутатор 10, а через последний в зависимости от знака, записанного в триггере ll знака, передается его прямое или инверсное значение в соответствии с уравнением (3

Полученное значение записывается в регистр 7. Затем производится сдвиг полученного числа на К разрядов в сторону младших, При этом сдвиг может выполняться двумя путями: в самом регистре 7 на один разряд за одну микОдновременно с работой сумматора 3 на включенном параллельном умножителе 1 производится умножение сигналов

Y1,:, которые поступают на первый вход умножителя 1 на коэффициенты Ь;, которые поступают на второй вход уст1 ройства, являющийся вторым входом: умножителя 1. Полученные произведения через коммутатор 12 и 10 поступают на вход сумматора 3, в результате чего в регистре 7 накопления суммы формируется сигнал У11 в соответствии с

81987 12 родействующее арифметическое устройство. Предложенное устройство за счет распараллеливания вычислительного процесса в сумматоре и умножителе,за счет ускоренных сдвигов в сторо. у младших разрядов и сдвигов в сторону старших разрядов с фиксацией и исправлением переполнения при автоматической регулировке усиления поз10 воляет обрабатывать сигналы большого динамического диапазона по нескольким каналам одновременно.

Формула изобретения

15 — 25

35

45

55 уравнением (8), поступающий через ком мутатор 12 на выход устройства, Далее производятся вычисления по уравнению (2) аналогично вычисленным по уравнению (4), а результирующий сигнал Z< с выхода умножителя 1 со сдвигом в сторону старших разрядов через блок 2.и коммутатор 12 поступает на выход устройства.

При вычислении сигнала Yq по уравнению (8), когда производится многократное сложение в сумматоре 3 с накоплением суммы в регистре 7, возможно переполнение разрядной сетки сумматора 3. Для уменьшения возможных ошибок вычислений, возникающих при этом, включен блок 6. На блок 6 подаются два знаковых разряда с знаковой части 5 сумматора 3 и управляющий импульс с управляющей шины 15, Два .знаковых разряда поступают на элемент 16 равнозначности, на выходе которой в случае совпадения знаковых разрядов между собой (что означает отсутствие переполнения) фор мируется разрешающий сигнал, поступающий на элемент 17 И, который пропускает управляющий импульс от шины

15 на входы записи цифровой 8 и знаковой 9 частей регистра 7, При несовпадении знаковых разрядов, что означает переполнение разрядной сетки, выходной сигнал элемента 16 равнозначности запрещает прохождение управляющего импульса через элемент 17 И, а на выходе элемента

НЕ 18 формируется сигнал, разрешающий прохождение управляющего импульса через элементы 19 и 20 И. При этом в зависимости от значения старшего знакового разряда, поступающего на элемент 19 И и через элемент HE 21 на элемент 20 И, управляющий импульс проходит через один из элементов И 19 или 20, и устанавливает знаковую часть 9 регистра 7 в состояние, соответствующее старшему знаковому разряду, а цифровую часть 8 регистра 7 в противоположное состояние (все нули или все единицы), соответствующее максимальному положительному или отрицательному числу.

Эффективность предложенного технического решения особенно высока при построении многоканальных систем цифровой фильтрации с жесткими ограничениями на весогабаритные характеристики, когда требуется простое, малоразрядное и в, то же время быст20

50! Àðèôìåòè÷åñêîå устройство для цифровой фильтрации с автоматической регулировкой усиления, содержащее умножитель и сумматор, о т л и ч а ю— щ е е с я тем, что, с целью упрощения и повышения быстродействия, оно содержит выходной коммутатор, коммутатор сдвига, коммутатор знака, группу элементов НЕ, триггер знака, сдвиговый регистр, блок фиксации переполнения при умножении, и блок фиксации переполнения при суммировании, группа выходов которого подключена к соответствующим входам информационных и знаковых разрядов сдвигового регистра, выходы информационных и знаковых разрядов которого соединены с первым входом выходного коммутатора и с группой входов коммутатора сдвига, выход которого соединен со входом информационной части сумматора, выход информационной части которого подключен к входу информационных разрядов сдвигового регистра, вход знаковых разрядов которого объединен с первым входом блока переполнения при суммировании и соединен с первым выходом знаковой части сумматора., второй выход знаковой части которого подключен ко второму входу блока фиксации перепол- нения при суммировании и входу триггера знака, выход которого подключен к первому входу коммутатора знака, выход которого подключен ко входу знаковой части сумматора, выход умножителя соединен со вторым входом выходного коммутатора и входом блока фиксации переполнения при умножении, выход которого подключен к третьему входу.выходного коммутатора, выход которого является выходом устройства и подключен к первому входу умножителя, входам элементов HE группы и

13

881987

10 второму входу коммутатора знака, третий вход которого соединен с выходами элементов НЕ группы, причем четвертый вход выходного коммутатора является первым входом устройства, второй вход умножителя является вторым входом устройства, третий вход блока фиксации переполнения при суммировании является управляющим входом устройства, 2. Устройство по.п. 1, о т л и .ч а ю щ е е с я тем, что блок фиксации переполнения при суммировании содержит два элемента НЕ, три элемента

И и элемент равнозначности, выход которого подключен к первому входу первого элемента И и входу первого элемен-. та НЕ, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы трех элеменгов

ВНИИПИ Заказ 9997/85

Тираж 991 Подписное

Филиал ППП "Патент", г.Ужгород.чл.Проектная,4

И объединены и образуют третий вход блока, группой выходов которого являются выходы трех элементов И, первый вход элемента равнозначности asляется первым входом блока третий вход второго элемента И, вход второго элемента НЕ и второй вход элемента равнозначности объединены и являют. ся вторым входом блока, выход второго элемента НЕ соединен с третьим вхо цом третьего элемента И.

Источники информации, принятые во внимание при экспертизе

1; Авторское свидетельство СССР

И- 586459, кл.G 06 F 15/36, 1975, 2. Авторское свидетельство СССР

Р 577533> кл. G 06 F 15/36> 1975 °

3. Авторское свидетельство СССРпо заявке У 2566295/24 кл. G 06 F 15/34, 1978 (прототип);