Устройство управления последовательностью команд

Устройство управления последовательностью команд

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

H30Б P E TE 8 H fl 88З9О4

К АВТОРСКОМУ СВ ЕТЕЛЬСТВУ

Союз Советскнк

Соцналнстнческнх

Республик (61) Дополнительное к авт. сеид-ву— (22) Заявлено 140380 (21) 2911448/18-24 (53)М. Кл.

G 06 F 9/36 с присоединением заявки Йо

Государствеияый комитет

СССР яо аелаи язобретеиий и открытий (23) Приоритет (53) УДК 681. З2Ь (088. 8) Опубликовано 231181. Бюллетень Йо 43

Дата опубликования описания 231181

В.И. Аблязов, A.A. Авдюхин, Л.A. Грицук, В.Г. Колосов, 72 Авторы (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТЬЮ

КОМАНД

Изобретение относится к вычисли- тельной технике, в частности к орга-. низации условных переходов, и может быть использовано в цифровых вычислительных и управляющих машинах.

Известно устройство, в котором при выполнении условного перехода адрес следующей команды формируется в зависимости от значений фиксиро-, ванных разрядов числа, записанного .10 в специальный регистр-аккумулятор (1) .

Недостатком этого устройства является повышенная сложность блока управления.

Наиболее близким к предлагаемому изобретению по технической сущности является устройство, содержащее блок оперативной памяти, регистр адреса, арифметико-логический блок 20 (АЛБ) и микропрограммный автомат (МПА) 2) .

Однако необходимость записи модификатора в оперативную память и использование для модификации АЛБ сни- 25 жают быстродействие устройства и усложняют MIIA.

Цель изобретения — повышение быстродействия, а также упрощение устройства. 30

Поставленная цель достигается тем, что в устройство управления последовательностью команд, содержащее блок оперативной памяти, первая группа входов которого соедине- на с группой. информационных выходов

AJIB, группа. входов кода операции которого соединена с группой выходоВ куща операции блока оперативной памяти и группой входов кода операции МПА, группа выходов модифицированного адреса блока оперативной памяти соединена с группой входов модифицированного адреса MIB, группа адресных входов которого соединена с группой адресных выходов блока oiteративной памяти и с группой входов блока элементов И, вход и группа выхсщов которого соединены соответственно с первым управляющим выходом

NIIA и с группой адресных входов регистра адреса,, группа разрядных выходов которого соединена со второй группой входов блока оперативной памяти, группа выходов NIIA соединена с группой управляющих входов АЛБ, введен блок модификации, причем группа контрольных входов и группа входов модифицированного адреса блока модификации соединена соответст883904 зенно с группой контрольных выходов

АПБ и с группой выхоцов модифицированного адреса блока оперативной памяти, первый и второй управляющие входы блока модификации соединены соответственно с первым и вторым управляющими выходами МПА, группа выходов блока модификации соединена с группой контрольных входов регистра адреса.

Кроме того, блок модификации со,держит два блока элементов И и . груп- пу элементов ИЛИ, причем группы входов первого и второго блоков элементов И соединены соответственно с группами контрольных входов и входов модифицированйого адреса блока, вхо- l5 ды первого и второго блоков элементов И соединены соответственно со вторым и первым управляющими входами блока, первые входы элементов ИЛИ группы соединены с соответствующими Щ выходами первого блока элементов И, вторые входы элементов ИЛИ группы соединены с соответствующими выходами второго блока элементов И, выходы элементов ИЛИ группы соединены с 25 группой выходов блока.

Кроме того, МПА содержит два, блока элементов И, регистр кода операции, блок памяти микрокоманд, регистр микрокоманды, группу дешифраторов микрооперации и дешифратор, причем группа входов первого блока элементов И соединена с группой входов кода операции автомата, группа выходов ,и вход первого блока элементов И соединены соответственно с группой входов регистра кода операции и с первым выходом второго блока элементов Н,.группа разрядных выходов регистра кода операции соединена с первой группой входов блока памяти мик- 40 рокоманд, вторая группа входов которого соединена с первой группой разрядных выходов регистра микрокоманды, группы входов дешифраторов микроопераций группы соединены с соответствующими группами разрядных выходов регистра микрокоманды, группа. входов второго блока элементов И соединена с группами выходов дешифраторов микроопераций группы выход признака модификации регистра кода операции соединен с первым входом дешифратора, второй вход и выход которого соединены соответственно со вторым выходом второго блока элементов И и с вторым управляющим выходом автомата, выход блока памяти микрокоманд соединен со входом регистра микрокоманд, все выходы второго блока элементов И, кроме второго, соединены с группой выходов автома- Щ та, второй выход второго блока элементов И является первым управляющим выходом автомата.

На фиг. 1 представлена блок -схема устройства для.случая принудительной 5 адресации; на фиг. 2 — блок-схема

МПА.

Устройство содержит блок 1 оперативной памяти, МПА 2, АЛБ 3, блок

4 модификации и регистр 5 адреса, группу входов 6 кода операции МПА 2, блок элементов И 7, первый управляющий выход 8 МПА 2.

Блок 4 модификации содержит первый и второй блоки элементов И 9 и

10 Д группу элементов ИЛИ 11, группу контрольных входов 12 и второй управляющий,выход 13.

МПА содержит регистр 14 кода операции, блок 15 памяти микрокоманд, регистр 16 микрокоманды, группу дешифраторов 17 микрооперации, второй блок элементов И 18, дешифратор 19, первый блок элементов И 20.

Устройство работает следующим образом.

Работа устройства при выполнении команды происходит в течение трех фаз: выборка команды, ее выполнение и формирование адреса следующей команды. При этом во время выполнения команды адрес перехода хранится в блоке 1, куда он заносится во время первой фазы выполнения команды.

При считывании команды из блока 1 код операции по входам 6 поступает в MIIA 2, где через открытый в этом такте блок элементов И 20 записывается на регистр 14. В дальнейшем MIIA реализует управление выполнением данной операции, обеспечивая выдачу управляющих сигналов на свои выходнне шины. Код операции интерпретируется, как адрес первой микрокоманды микропрограммы. од управлением MIIA в АЛБ 3 из блока 1 передаются операнды, где они подвергаются логической обработке. Результат выполнения команды появляется на выходных шинах АЛБ 3. Если дальнейшее выполнение программы зависит от результата выполнения данной команды, признаковый разряд кода операции имеет значение "1". Это значение в течение времени выполнения команды присутствует на одном выходе дешифратора 19.

В заключительной фазе выполнения команды производится считывание адреса перехода из блока 1 с одновременным возбуждением управляющего выхода 8. Это приводит к отпиранию по управляющим входам блоков элементов И 7 и 10. Часть разрядов адреса перехода записываются в регистр 5 непосредственно с выходов блока элементов И 7, а остальные разряды, значение которых может быть модифицировано, поступают на входы регистра 5 с выходов блока элементов И 10 через группу элементов ИЛИ 11. Одновременно с возбуждением выхода 8 возбуждается управляющий выход 13 (при выборке адреса перехода) . Сиг883904

Формула изобретения налом по выходу 13 открывается по управляющим входам блок элементов

И 9. Контрольные разряды, выполняющие роль модификаторов, с выходов

АЛБ 3 поступают на группу входов

12 открытого в данный момент блока элементов И 9 и далее с выходов последнего через группу элементов ИЛИ 11 на входы регистра 5. Вследствие этоgo содержимое каждого из разрядов втоРой гРуппы разрядов регистра 5 равно поразрядной логической сумме контрольных разрядов результата и соответствующих разрядов адреса перехода.

Таким образом, появляется возможность организации условных переходов без введения специальной команды, причем на модификацию адреса перехода не затрачивается время (кроме задержки на элементах ИЛИ).

В качестве контрольных могут служить любые разряды, в частности знаковый и младший.

Связь между выходами АЛБ и адресными входами блока оперативной памяти через блок модификации, содер- 25 жащий элементы, выполняющие поразрядную дизъюнкцию, позволяет модифицировать адрес. перехода контрольными разрядами результата. За счет этого появляется возможность организации у» условного перехода по результату выполнения любой команды без затрат времени. Таким образом повышается быстродействие устройства. Применение для Реализации Регистра адреса магнитных элементов с ППГ (например, магнитных переключателей или магнитно-полупроводниковых формирователей тока) позволяет выполнять операцию днзъюнкции разрядов адреса и контрольных разрядов непосредственно на эле- 40 ментах регистра адреса, что предельно упрощает блок модификации. Отсутствие специальной команды условного перехода позволяет упростить МПА за счет исключения соответствующих мик- 45 ропрограмм и сэкономить оперативную . память.

Таким образом, возможно выполнение условного перехода в любой команде, Результат которой находится в AJIB.

Для этого в коде операции задается признак условного перехода, который выявляется ИПА.

Предлагаемое устройство используют в цифровых управляющих и вычисли- у5 тельных машинах с принудительной адресацчей команд, когда последняя содержит адрес перехода и в системе команд отсутствует команда безусловного перехода.

1. Устройство управления последовательностью команд, содержащее 65 блок оперативной памяти, первая L группа входов которого соединена с группой информационнйх выходов арифметико-логического блока, группа входов кода операции которого соединена с группой выходов кода операции-: блока оперативной памяти и группой входов кода операции микропрограммного автомата, группа выходов модифицированного адреса блока оперативной памяти соединена с группой входов мо дифицированного адреса арифметикологического блока, группа адресных входов которого соединена с группой адресных выходов блока оперативной памяти и с группой входов блока элементов И, вход и группа выходов которого соединены соответственно .с:первым управляющим выходом микропрограммного автомата и с группой адресных входов регистра адреса, группа разрядных выходов которого соединена со второй группой входов блока оперативной памяти, группа выходов микропрограммного автомата соединена с группой управляющих входов арифметико-логического блока, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит блок модификации, причем группа контрольных входов и группа входов модифицированного адреса блока модификации соединена соответственно с группой контрольных вы . ходов арифметико-логического блокаи с группой выходов модифицированного адреса блока оперативной памяти, первый и второй управляющие входы блока модификации соединены соответственно с первым и вторым управляющими выходами микропрограммного автомата, группа выходов блока модификации соединена с группой контрольных входов регистра адреса, 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок модификации содержит два блока элементов

И и группу элементов ИЛИ, причем группы входов первого и второго блоков элементов И соединены соответственно с группами контрольных входов и входов модифицированного адреса блока, входы первого и второго блоков элементов И соединены соответственно со вторым и первым управляющими входаьы блока, первые входы элементов ИЛИ группы соединены с соответствующими выходами первого блока элементов И, вторые входы эле-. ментов ИЛИ группы соединены с соответствующими выходами второго блока элементов И, выходы- элементов ИЛИ группы соединены с группой выходов блока.

3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что микропрограммный автомат содержит два блока элементов И, регистр кода операции, блок памяти микрокоманд, регистр

883904 мнкрокоманды группу дешифраторов микроопераций и дешифратор, причем группа входов первого блока элементов И соединена с группой входов кода операции автомата, группа выходов н вход первого блока элементов

И соединены соответственно с группой входов регистра кода операции и С первым выходом вторОго блока элементов

И, группа разрядных выходов регистра кода операции соединена с первой . g группой входов блока памяти микрокоманд, вторая группа входов которого соединена с первой группой разрядных выходов регистра микрокоманды, группы входов дешифраторов микроопераций группы соединены с соответствующими группами разрядных выходов регистра микрокоманды, группа входов второго блока элементов И соединена с груп» пами выходов дешифраторов .микроопераций группы, выход признака модификации регистра кода операции соединен с первым входом дешифратора, второй вход и выход которого соединены соответственно со вторым выходом второго блока элементов И и с вторым управляющим выходом автомата, выход блока памяти микрокоманд соединен со входом регистра микрокоманд, все выходы второго блока элементов И, кроме второго, соединены с группой выходов автомата, второй выход второго блока элементов И является первым управляющим выходом автомата.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании

Р 1269321, кл. 6 4 й, 1976.

2. Авторское свидетельство СССР

В 542995, кл. С 06 F 9/00, 1976 (прототип).

883904 фиг.2

Составитель Г. Пономарева

Редактор Н. Рогулич Техред E.баритончик Корректор H Швыдкая

Заказ 10233/74 . Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.; д. 4/5

-Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4