Рециркуляционный преобразователь напряжения в код двойного уравновешивания

Рециркуляционный преобразователь напряжения в код двойного уравновешивания

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советекнк

Социалистических

Республик

H 03 К 13/17

3Ъвударствснный квинтет

Опубликовано 23.11.81. Бюллетень Рй 43 ао делаи нза4ретеннй н открытий (53) УДК681.325 (088.8) Дата опубликования описания 23.11.81 (72) Авторы изобретения

Н. П. Вашкевич и Л. H. Панков

Пензенский политехнический институ (7I ) Заявитель (54) РЕБИРКУЛЯБИОННЫЙ ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЯ

В КОД ДВОЙНОГО УРАВНОВЕШИВАНИЯ

Изобретение относится к измерительной и вычислительной технике и может быть использовано в различных информационно-измерительных системах.

Известен рециркуляционный преобразо- . ватель напряжения в код, содержащий

S аналоговый сумматор, входы которого через коммутатор соединены с входной шиной устройства, с выходом источника уравновешивающего напряжения, с выхо IO дом аналогового запоминающего блока, выход которого соединен с входом аналогового запоминающего блока и блока сравнения, выход которого соединен с входами источника уравновешивающего напря15 жения и блока управления и формирования кода, выходы которого соединены со входами управления коммутатора, источника уравновешивающего напряжения, аналогового запоминающего блока и блока сравнения (11.

Однако устройство имеет низкую точность .преобразования напряжения в код, так как в процессе многократной рециркуляции напряжений через аналоговый сумматор, коэффициент передачи которого больше единицы, аналоговое запоминающее устройство и коммутатор, аддитивЪ ные и мультипликативные погрешности этих устройств снижают точность преобразования.

Бель изобретения - повышение точности преобразования.

Поставленная цель достигается тем, что в преобразователь, содержащий аналоговый сумматор (интегратор), вхсды которого через коммутатор соединены с входной шиной устройства, с выходами источника уравновешивающего напряжения, основного аналогового.запоминающего блока, а выход аналогового сумматора (интегратора) соединен с входом последнего, блок сравнения, цифровой выход которого соединен с входом блока управления и формирования кода, выходы которого соединены с входами управления ком» мутатора, источника уравновешивающего напряжения, основного аналогового эапо884129 4 вый сумматор (интегратор) 1 аналоговое запоминающее устройство 5 комму татор 2. Эталонные напряжения переда$$ минаюшего блока и блока сравнения, введен дополнительный аналоговый запомина юпшй блок, соединенный входом с выходом аналогового сумматора (интегратора), входом управления — с выходом блока управления и формирования кода и выходом через коммутатор - с входом аналогового сумматора (интегратора), вв|ходы основного и дополнительного аналоговых запоминающих блоков соединены с входа- |О ми блока сравнения, причем аналоговый выход блока сравнения соединен с входом коммутатора.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — структурная электрическая схема.

Рециркуляционный преобразователь напряжения в код двойного уравновешивания, содержит аналоговый сумматор (интегратор) 1, коммутатор 2, входную шину 3 устройства, источник 4 уравновешивающего напряжения, аналоговые запоминающие блоки 5 и 6, блок 7 сравнения, блок 8 управления и формирования кода.

Входы аналогового сумматора (интегра.тора) 1 через коммутатор 2 соединены с входной шиной 3 устройства, выходами источника 4 уравновешивающего напряжения и аналоговых запоминающих блоков

5 и 6. Выход аналогового сумматора (ин тегратора) l соединен с входами аналоговых запоминающих блоков 0 и 6, выходы которых соединены с входами блока 7 сравнения, цифровой выход которого соединен с входом блока 8 управления и формирования кода, выходы которого соединены с входами управления коммутатора 2, источника 4 уравновешивающего напряжения, аналоговых запоминающих блоков 5 и 6 и блока 7 сравнения, аналоговый выход которого соединен с вхо10 дом коммутатора 2.

Устройство работает следующим обра эом, В устройстве реализуется алгоритм двойного уравновешивания, в котором по результату сравнения преобразуемого напряжения U y и с эталонным напряжением

Ug эталонные напряжения одного знака

u.-- -Ч вЂ”" — (je2,ч) суммируются либо с преоб«$0

1 2 раэуемым напряжением либо с эталонным напряжением.

Пепи рецкркуляции напряжений для преобразуемого напряжения и эталонным на пряжением выполнены раздельными. Преобразуемое напряжение ОХ подается на первый вход блока 7 сравнения путем рециркуляции по цепи аналогоются на второй вход блока 7 сравнения после рециркуляции по цепи аналоговый сумматор (интегратор) 1 - аналоговое запоминающее устройство 6 - коммутатор 2, Напряжения U@y< и U на пер вом и втором входах блока 7 сравнения изменяются при применении положительных эталонных напряжений Ц и разрядности преобразования И по тактам уравновешивания | (<712) следующим образом где Х„.., и Х,; < - прямой и инверсный коды результата сравнения на выходе бло ка 7 сравнения, множитель (-1) учитывает изменение знака на выходе аналого вого сумматора (интегратора) 1. Тождественный результат преобразования может быть получен при применении отрицатель ных эталонных напряжений — 0, Каждый такт преобразования состоит из двух полутактов, которые выполняются по сигналам блока 8 управления и формирования кода. В первом полутакте преобразуемое напряжение U х присутствующее на входной шине 3 устройства, через коммутатор 2 и аналоговый сумматор (интегратор) 1 вводится в аналоговый запоминающий блок 5, Во втором полутакте эталонное напряжение U старшего разряда кода с выхода источника 4, уравновешивающего напряжения, также через коммутатор 2, аналоговый сумматор (интегратор) 1 передается в аналоговый запоминающий блок 6. Напряжения с вы» ходов аналоговых запоминающих блоков

5 и 6 поступают в блок 7 сравйения, где происходит их сравнение.

По сигналу управления блок 7 сравнения вырабатывает сигнал результата срав нения, который сохраняется в течение следующего такта преобразовании и ис— пользуется для управления преобразованием в следующем такте. Если -0Х (U,òî в первом полутакте второго такта преобразования одновременно с напряжением»

-Ug с выхода аналогового запоминающего блока 5 и выхода источника 4 уравновешивающего напряжения коммутатором 2 на вход аналогового сумматора (интегратора) 1 подается эталонное напряжение

О

Ш следующего разряда Ug = — -Ha выходе

5 88 анапогового сумматора (интегратора) 1 формируется напряжение л-0 -U которое х- а сравнивается в спедующем полутакте с эталонным напряжением Ол Пои -U )-0 л в первом попутакте преобразуемое нанряжение рециркупирует беэ изменения, во втором попутакте анапоговый сумматор (интегратор) 1 суммирует этапонное напряжение — 0л с выхода аналогового за- . поминающего блока 6 и эталонное напряжение (J Далее выполняется новое сравнение напряжений на выходах аналоговых запоминающих блоков 5 и 6 и вырабатывается сигнал реэупьтата сравнения Х

По нему в спедующем такте преобразования эталонное напряжение 0 = сумми0 руется с напряжением с выхода аналогового запоминающего устройства 5 ипи 6.

Аналогично выполняются такты уравновешивания с использованием эталонных напряжений следующих разрядов. По резупьтатам сравнения )(- блок 8 управпе1 ния и формирования кода вырабатывает код преобразуемого напряжения

4129

И ь-1 Ди>"-" " d +((u,„-u)nf )"-"+

И ц +. М+ Р2 (Х. -x )U- К - () и(-<)+

4 -=-2

„„„.„„.1 „(„»

+ Я (и-i+<)(-<) "х; „Ц„))хД 4 и

g„((g „-В,„) к (- >

1=2 (- )" "(х„-х;-s)u;;)d„ ., SS л " — л

И=2 + +Z Х; „-Х,; )2

1=2

При преобразовании знакопеременных напряжений 0 вместо эталонного напряжения Ол в первом такте преобразования на вход анапогового сумматора (интегратора) 1 коммутатором 2 подается нулевое напряжение. Работа устройства не меняется, если выполняется интегро- >суммирование. преобразуемых и этапонных напряжений в аналоговом сумматоре (интеграторе) 1. На выходе поспеднего в этом случае присутствуют пинейно изменяющиеся напряжения. Преобразование с интегро гуммированием обеспечивает подавление шумов и помех в устройстве.

В о)е цепи рециркупяции напряжений входит анапоговый сумматор (интегратор)

1, который вносит равные аддитивные погрешности в цепи рециркупяции напряжений. Бпок 7 сравнения реагирует на раэностный сигнал напряжения, поэтому ад» дитивная погрешность аналогового сумматора (интегратора) 1 не влияет на реэупьтат преобразования. Аналоговый сумматор (интегратор) 1 выполняется на основе суммирующего (интегрирующего) операционного усилия, который меняет знак входных напряжений. В смежных тактах рециркупяции напряжений составпяюшие погрешности входят в реэупьтируюшие сигналы с противоположными знаками и в значительной степени (до 10

100 раз) компенсируются, Так как цепи рециркупяции напряжений при изготовлении в едином технопогичес-, ком процессе и бпиэком расположении элементов на кристалле ипи подложке

S вследствие корреляции имеют бпизкие по значениям параметры, на результат пре образования влияют не абсопютные значения погрешностей, а разности одноимен ных погрешностей бпиэких по параметрам, элементов, Временные и температурные дрейфы параметров элементов из->а ма» пой дпитепьности цикла преобразования

И тактов преобразования, длительность такта преобразования 0,5-5 мкс и рециркуляции напряжений с изменяющимися знаками в смежных тактах уравновешивания оказывают малое влияние íà ре зультат преобразования.

Рециркупяция напряжения по первой

N рециркупяции вызывает появление в каждом такте преобразования аддитивной до

H мупьтиппиКативной д составпяюших м погрешностей, по второй цепи рециркупяции - аддитивной дц„+ b ling и мупьтиппккативной Д) „л- gd)>„„составпяюших погреш» . ностей. В конце цикла преобразования на входах блока сравнения присутствуют на пряжения

"вх ="к <- "" ) - Z (-М )" (d Ä+ Х„- „0;)! и

4 2 (-4+ >, + Д )" " " к ((lyly+ 6gyq X Я)

Блок 7 сравнения реагирует на раз ностный сигнап b. = U>x -О Выражение дпя оценки g попучают, пренебрегая со4о ставпяюшими погрешности выше первого порядка малости где g «погрешность квантования; дд „дд у= + > -у — = 0,0(И вЂ”.0,0001 рл М1

При близких значениях аддитивной по грешности в смежных тактах преобразова

884129 ния она практически не впияет на ре пь й-i+4 тат преобразования Е (-1) Ь©0 Не 1=2 пичие мупьтиппикативной погрешности в малой степени впияет на результат npeot- З радования, так как эта составляющая по грешности вызывает пропорциональные изменения преобразуемого напряжения U< и эталонных напряжений 0 . В основном на результат преобразования впияет со» ставпяюшая погрешности д Д,, обусповпенная неидентичностью цепей рециркупяции напряжений. Однако современная технология изготовления элементов позволяет по пучить ™ 0,001-0,0001. Вследствие

Ьрф2 этого составляющие погрешностей преобраэовения, вызванные цепями рециркупяции напряжений, в предпагаемом устройстве могут быть уменьшены не менее чем в

10 раз. 0

При выполнении блока 7 сравнения, например, на основе операционного усилителя 9, (фиг. 2) с, помощью коррекции погреш ностей можно дополнительно повысить точность преобразования. Дпя проведения коррекции по сигналам блока 8 управления и формирования кода, переключате— пем 10 замыкается цепь обратной связи операционного усилителя 9, вход one30 рационного усилителя 9 переключателем

ll соединяется с обшей шиной устройства.

Операционный усилитель 9 во время кор»рекции работает в режиме повторитепя входного напряжения и выдает на аналого вый выход блока 7 сравнения напряжение, равное напряжению смешения нупя операционного усипитепя 9. Наличие этого напряжения показано источником 12 напрясмещения 0смВо время коррекции .аналоговый выход бпока 7 сравнения через коммутатор 2 подкпючается к входу анапогового сумматора (интегратора) 1. Напряжение () суммируется с рециркулирующими напряжениями. В зависимости от номера такте преобразования напряжение U ® суммируется либо с непряжением Ц, либо с напряжением U „2 „.В конце второго попутакта рециркупяции напряжений блок

7 сравнения переводится в режим сравне ния напряжений. Переключателем 10 размыкается цепь обратной связи операционного усипитедя 9, переключателем 11 его входы соединяются с выходами аналоговых запоминающих блоков 5 и 6. Сигнал И результата сравнения (формируется эпементом 13 и передается в блок 8 управпения и формирования кода.

В процессе очередного сравнения источ ник 12 напряжения смешения Осм присущего операционному усипителю 9, и ис» Fo éHK 1 4 напряжения U „эквивепентный сыч зафиксированному в аналоговом запоминающем устройстве 5 ипи 6 напряжению 0 см включены таким образом, что на входы операционного усилителя 9 воздействует разностный сигнал погрешности смЯм1 е, (фиг. 2) . Так как значения напряения Ucì равны значениям напряжения см1 смешения U операционного усилителя

9 в момент времени, непосредственно предшествующий сравнению, раэностный сигнал погрешности Ь составляет 0,01О,l-ю долю первоначального сигнапа.Дпя выполнения коррекции не требуется дополнительное время, так как блок 7 сравнения находится в режиме коррекции в течение большей части такта преобразования и переводится в режим сравнения только в конце его. Коррекция выпопняется непрерывно в течение всех тактов уравновешивания, поэтому в указанных выше пределах ослабляется влияние на резуль тат преобразования и временных и темпе ратурных дрейфов напряжения смещения () операционного усилителя 9.

Таким образом, применение в устрой» стве алгоритма двойного уравновешивания с раздельными цепями рециркупяции преобразуемого и эталонных напряжений по вышает точность преобразования не менее, чем в 10 раэ по сравнению с точностью преобразования известного устройства.

Коррекция погрешностей блока 7 сравнения дополнительно повышает точность пре образования. В устройстве используются эталонные напряжения Ц одного знака, что упрощает построение источника 4 уравновешивающего напряжения и повы- . шает его точность.

Ф орму па изобретения

Рециркуляционный преобраэоватепь на пряжения в код двойного уравновешивания, содержащий аналоговый сумматор (инте гратор), входы которого через коммутатор соединены с входной шиной устройст ва, с выходами источника уравновешива юшего напряжения, основного анапогового запоминающего бпока, а выход анапогового сумматора (интегратора) соедннен с входом последнего, бпок сравнения, цифровой выход которого соединен с входом блока. управления и формирования кода, выходы которого соединены с входами уп684129 б

Я си, Ри).

ВНИИПИ Заказ 10255/85 Тираж 991

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 равления коммутатора, источника уравновешивающего напряжения, основного аналогового запоминающего блока и блока срав. нения, отличающийся тем, что, с пенью повышения точности преобразования, в него введен дополнительный аналоговый запоминающий блок, соединенный входом с выходом аналогового сумматора (интегратора), входом управленияс выходом блока управления и формирования кода и выходом через коммутатор с

10 входом аналогового сумматора (интегра тора), выходы основного и дополнительно го аналоговых запоминающих блоков сое динены с входами блока сравнения, при этом аналоговый выход блока сравнения соединен с входом коммутатора.

Источники информации, принятые во внимание при экспертизе

1о 1. Патент США ¹ 3842413, кл. 340-347, А 1, 1974.