Распределитель импульсов

Распределитель импульсов

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

884136 (61) Дополнительное к авт. с вид-ву (22) Заявлено 14.02.80 (21) 2881458/18-21 с присоединением заявки М (23) Приоритет

Опубликовано 23.11.81. 61оллетень Мт 43

Дата опубликования описания 25.11.81 (53)M. Кл.

Н 03 К 17/00

9жудерстеенкый квинтет

СССР

Ilo аелеи взееретеввй и еткрытнй (53) УДК, 681.372 (088.8) B. Ф. Мочалов, В. II. Лысенко .и В. Я. Кол (72), Авторы изобретения

М;Ы v) ч"1

ЦА"1 ) т Т У-:,1д;г (7l ) Заявитель (54) РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в различных устройствах для распределения сигналов по K-выходным шинам, где К - l, 2,... 8

Известен распределитель импульсов, содержащий ячейки памяти, каждая из коI торых состоит из триггера памяти и коммутационного триггере 11 г

Наиболее близким к изобретению тех- 1о ническим решением является ржпределитель импульсов, содержащий в каждой ячейке коммутационный триггер и триггер памяти, а также входную шину, подключенную к единичному входу коммутационых

15 триггеров и элементы И-HE 12).

Недостатком устройств является невозможность изменения в процессе работы числа каналов, по которым происходит распределе1пте сигналов.

С целью расширения функциональных возможностей в распределителе импульсов, 2 содержащем в каждой ячейке коммутационный триггер и триггер памяти, нулевой выход которого соединен с нулевым входом коммутационного триггера, входную шину, подключенную к первому единичному входу коммутационного триггера каждой ячейки и элементы И-НЕ, единичный выход коммутационного триггера каждой ячейки соединен с нулевым входом соответствующего триггера памяти, причем второй единичный вход коммутационного трштера каждой ячейки, кроме первой, подключен к нулевому входу триггера памяти предыдущей ячейки и единичному входу триггера памяти данной ячейки„другой единичный вход триггера памяти каждой ячейки, кроме последней, соединен с третьим единичным входом соответствующего коммутационного триггера и выхо дом элемента И-НЕ, первый вход которого подключен к соответствующей управляющей шине, второй - к входной шине, а третий и четвертый соответственно к с единичному входу триггера памяти и н884136

45 левому выходу коммутационного триггера последней ячейки.

На чертеже представлена функциональная схема устройства.

Устройство содержит ячейки 1 -4, триггеры памяти 5-8, коммутационные триггеры 9««12, элементы И-НЕ 13-15, входную шину 16, управляющие шины 1719, Распределитель работает следующим образом, В исходном состоянии сигнал на входной шине 16 отсутствует (равен логическому нулю). Триггер памяти 8 установлен в единичное состояние, а триггеры памяти 5-7 установлены в нулевое состояние (шина установки на чертеже не показана) .

Пусть, например, на управляющей шине 18 присутствует логическая единица, 2О а на управляющих шинах 17 и 19 - логический нуль.

При поступлении на шину 16 первого счетного импульса на единичном выходе коммутационного триггера 12 появляется у5 сигнал, равный логическому нулю, который устанавливает триггер памяти 8 в нулевое состояние. Одновременно на вы« ходе элемента И-HE 14 также появляется сигнал, равный логическому нулю, кото- о рый устанавливает триггер памяти 6 в единичное состояние и поступает на единичный вход коммутационного триггера

10 для того, чтобы блокировать вторичное срабатывание триггере памяти 6. По

35 окончании первого счетного импульса на нулевом выходе коммутационного триггера 12 появляется сигквл, равный логическому нулю, который блокирует элементы

И-HE 13-15, Причем для правильной ао работы распределителя эти элементы долж ны быть блокированы до тех пор, пока схема не установится в исходное состояние. Переключение коммутационного триггера 10 может происходить как во время существования первого триггера 1 счетного импульса, так и в паузе между первым и вторым импульсами. Следовательно, первый счетный импульс вызывает перемещение единицы из ячейки 4 в ячейку 2, 50

C приходом второго счетного импульса, который должен-появиться не ранее, чем на нулевом выходе коммутационного триггера 12, устанавливается логический нуль, на едикичном выходе коммутационного триггера 10 появляется сигнал, равный логическому нулю, который устанавлива-. ет триггер памяти 6 s нулевое состояние, 4 триггер памяти 7 - в единичное состоя- ние и поступает на единичный вход коммутационного триггера 11, блокируя триг гер памяти 7 от вторичного срабатывания, таким образом происходит сдвиг единицы из ячейки 2 в ячейку 3.

Аналогично, третий счетный импульс сдвинет единицу из ячейки 3 в ячейку 4.

При этом элементы И-НЕ 13-15 блоки. руются логическим нулем с нулевого выхода коммутационного триггера 11, так как во время существования третьего счетного импульса на нулевом выходе коммутационного трщтерв 12 может появиться логическая единица. B паузе после третьего импульса схема устанавливается в исходное состояние. Йалее цикл работы распределителя повторяется, Таким образом, в зависимости от комбинации сигналов на управляющих шиках

17-19 происходит последовательное распределение импульсов по K-каналам, что значительно расширяет область применения. распределители.

Формула изобретения

Распределитель импульсов, содержащий в каждой ячейке коммутационный триггер и триггер памяти, нулевой выход которого соединен с нулевым входом коммутационного триггера, входную шину, подключенную к первому единичному входу коммутационного триггера каждой ячейки и элемента -HE, о т л и ч а юш и и с я тем, что, с целью расширения функциональных возможностей, единичный выход коммутационного триггера каждой . ячейки соединен с нулевым входом соответствующего триггера памяти, причем второй единичный вход коммутационного триггера каждой ячейки, кроме первой, подключен к нулевому входу триггера аамяти предыдущей ячейхи и единичному входу триггера памяти данной ячейки, другой единичный вход триггера памяти. каждой ячейки, кроме последней, соединен с третьим единичным входом соответст вующего коммутационного триттера и вйходом элемента И-НЕ, первый вход которого подключен х соответствующей управляющей шине, второй - к входной шине, а третий и четвертый соответственно к „единичному входу триггера памяти и . нулевому выходу коммутационного триггера последней ячейки.

1, Пятлин О. A. и др. Проектирование микроелекщюнных цифровык устройств.

Источники информации, принятые во внимание при экспертизе

884136 Ь

М, "Сов. радио, 1977, с. 176, pse. 5. ,19

2. Авторское свидетельство СССР

Ny 387524, кл, Н 03 К 17/62, 1871 (прототип) .

Составитель Л. Захарова

Р д ратилло Техред A. Ба бине ц Корректор

Заказ 10255/85 Тираж 991 Подписное щ-ц ИПИ государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб., д. 4/

5 4

Филиал ППП Патент, г. Ужгород, ул. Проектная,