Фазовый детектор

Фазовый детектор

Иллюстрации

Показать все

Реферат

 

(72) Автор изобретения

М. В. Келень с

Львовский ордена Ленина политехнический институт (7l) Заявятель (54) ФАЗОВЫЙ ДЕТЕКТОР

Изобретение относится к радиотехнике, в частности к фазовым детекторам, и может быть использовано в различных радиотехнических устройствах для определения разности фаз сравниваемых сигналов.

Известен фазовый детектор, содер-. жащий три триггера, два логических элемента ИСКЛЮЧА10ЩИЕ ИЛИ и фильтр нижних частот (1 .

Недостатком известного фазового детектора является низкая надежность.

Это объясняется тем, что при совпадении во времени обоих сравниваемых сигналов на установочные входы RS15 триггера одновременно поступают одинаковые установочные потенциалы, и триггер принимает неопределенное состояние. Поэтому логические устройства на основе RS-триггеров, выполненных на логических элементах

ИЛИ-HE должны строиться с учетом исключения комбинации сигналов Р S =

=1, а логические устройства на основе RS-триггеров, выполненных на логических элементах И-НЕ, должны строиться, с учетом исключения комбинации сигналов R=S&.

Известен также фазовый детектор, содержащий триггер, два логических элемента И-НЕ, два инвертора и два элемента совпадения Г2).

Недостаток известного фазового детектора состоит в том, что для обеспечения достаточной точности определения разности фаз Необходимо, чтобы длительности импульсов во входных последовательностях были одинаковыми. Кроме того, для нормальной работы указанного фазового детектора необходимо, чтобы оба входных сигнала перекрывались во времени. В противном случае триггер,фазового детектора не устанавливается в единичное состояние, то есть фазовый детектор не реагирует на разность фаэ сравниваемых сигналов.

885923

Наиболее близким к предлагаемому по технической сущности является фазовый детектор, содержащий интегратор, первый и второй 2 -триггеры, прямой выход которых соединен с первым вхо5 дом соответственно первого и. второго логических элементов И-НЕ, выход которых соединен с нулевым входом соответствующих 2 -триггеров (31.

В данном фазовом детекторе для возможности определения разности фаз двух коротких сравниваемых импульсов, не совпадающих во времени, длительность сравниваемых импульсов увеличивается формирователями импульсов, подсоединенными .ко входам фазового детектора, что ограничивает возможность определения разности фаз сравниваемых сигналов в широком диапазоне частот, то есть он становится непригодным при изменении частот сравниваемых сигналов в широком диапазоне. А соединение в известном фазовом детекторе прямых выходов

RS-триггеров со входами интегратора накладывает жесткие требования к разности потенциалов триггеров как в нулевом, так и в единичном состояниях. В противном случае при определении разности фаз сравниваемых сигналов указанный фазовый детектор вносит погрешность. Например, .если сначала первый триггер устанавливается в единичное состояние, то на выходе интегратора до прихода импульса и на второй вход фазового детектора устанавливается определенный положительный потенциал. При поступлении сравниваемого импульса на второй вход фазового детектора второй триггер также перейдет в единичное состояние на время, равное сумме времени задержки сигнала в логическом элементе И-НЕ и в триггере.

Если единичный потенциал второго триггера хоть немного больше единич- 45 ного потенциала первого триггера, то на выходе интегратора появится отрицательный потенциап, свидетельствующий о том, что сигнал, поступивший на второй вход фазового детекто- 5О ра идет с опережением сигнала на первом входе. Но этого не происходит.

Таким образом, недостатками известного фазового детектора являются низкая точность и невозможность определения разности фаз сравниваемых сигналов в широком диапазоне частот.

Цель изобретения — повышение точности и расширение диапазона частот сравниваемых сигналов.

Поставленная цель достигается тем, что в фазовый детектор, содержащий интегратор, первый и второй D -триггеры, прямые выходы .которых соединены с первыми входами соответствующих первого и второго логических элементов И-НЕ, выход которых соединен с нулевым входом соответствующих Q †триггеров, дополнительно введены логический элемент И-НЕ, первый и второй элементы совпадения, первый вход которых соединен с прямым выходом соответственно первого и второго D -триггеров; вторые входы элементов совпадения подключены к выходу дополни.тельного логического элемента И-НЕ, первый вход которого соединен со вторым входом первого логического элемента И-НЕ, с синхровходом второго

Ь-триггера и подключен к шине второго сравниваемого. сигнала, а второй соединен со вторым входом второго логического элемента И-НЕ, с синхровходом первого Ч) -триггера и подключен к шине первого сравниваемого сигнала, при этом инверсный выход первого 3 -триггера соединен с информационным входом второго D -триггера, инверсный выход которого соединен с информационным входом первого D -триггера, а выходы первого и второго элементов совпадения соединены со входами интегратора.

На фиг .1 приведена функциональная схема фазового детектора на фиг.2эпюры напряжений, поясняющие его работу.

Фазовый детектор (фиг. 1) содержит первый 1 и второй 2 D -триггеры, первый 3 и второй 4 логические элементы И-НЕ, интегратор 5, дополнительный логический элемент И-UE 6, первый 7 и второй 8 элементы совпадения, шину 9 первого сравниваемого сигнала и шину IO второго сравниваемого сигнала. Выход 11 интегратора является выходом фазового детектора.

Прямой выход 3 -триггеров 1 и 2 соединен с первым. входом логических элементов И-НЕ соответственно 3 и 4, выход которых соединен с нулевым входом соответствующих -триггеров

l и 2. Первый вход элементов 7 и 8 совпадения соединен с прямым выходом

3-триггеров соответственно 1, и 2. Вторые входы элементов 7 н 8 совпаде885923

«в>, соединены между собой и подклю".<ны к выходу логического элемента

И-НГ 6, первый выход которого соединен со вторым входом логическг го элемента И-НЕ 3, с синхровходом 2 -триггера 2 и подключен к дине 10 сравниваемого сигнала, Второй вход логического элемента И-НЕ 6 соединен со вторым входом логического элемента И-НЕ

4, с синхровходом D -триггера 1 и подключен к шине 9 сравниваемого сигнала. Инверсный выход D -триггера 1 соединен с информационным входом Q триггера 2, инверсный выход которого соединен с информационным входом D триггера 1. Выходы элементов 7 и 8 совпадения соединены соответственно с первым и вторым входами интегратора 5.

При низком потенциале хотя бы на одном из своих входов на выходе логического элемента И-НЕ поддерживается высокий потенциал (элемент закрыт), а при наличии высоких потенциалов на обоих входах логического элемента И-НЕ íà его выходе поддерживается низкий потенциал (элемент открыт) .

При наличии низкого потенциала хотя бы на одном входе элемента совпадения на его выходе поддерживается также низкий потенциал, а при наличии высоких потенциалов на обоих входах на его выходе поддерживается высокий потенциал.

При низком потенциале на нулевом входе D -триггера последний переходит в нулевое состояние (низкий потенциал на прямом выходе триггера) .

Наличие перепада от низкого потенциала к высокому на синхровходе тригге: ра переводит его в состояние, определяемое присутствующим потенциалом на его информационном входе.

Фазовый детектор работает следую щим образом.

В исходном положении триггеры фазового детектор". <л х««ятся в нулевом состоянии, На первых зходах элемен-. тов 7 и 8 совпадения поддерживаются низкие потенциалы, поступающие с прямого выхода D -триггеров соответственно 1 и 2. 11а выходе указанных элементов сонпад< ния поддерживается низкий потенциал и на выходе интегратора 5 сигнал отсутствуpт.

В момент времени t1, когда первый . сравниваемый <..игнзл !<1шг. 2 a, идет с опережением «л< сит ..:.вно второго сигS

2S

35 нала (фиг. 251 триггер 1 переводится в единичное состояние (фиг.25),Так как в это время еще отсутствует второй сравниваемый сигнал, то логичес- кий элемент И-HF. 6 закрыт по первому входу и на его выходе поддерживается высокий потенциал (фиг. 2t). Поэтому на выходе элемента 7 совпадения с установлением триггера 1 в единичное состояние устанавливается высокий потенциал (фиг.23). Высокий потенциал с выхода элемента 7 совпадения поступает на первый вход интегратора 5, на выходе которого формируется положительный потенциал (фиг.2й) свидетельствующий о том, что первый сравниваемый сигнал идет с опережением относительно второго сигнала. При поступлении второго сравниваемого сигнала триггер 2 не меняет своего состояния, так как на его информаци" онном входе и это время присутствует низкий потенциал, поступающий с инверсного выхода триггера 1, а на выходе логического элемента И-НЕ

3 появляется низкий потенциал

,фиг.2ж), так как он открыт по обоим

О входам. Низкий потенциал с выхода логического элемента И-НЕ 3 поступает на нулевой вход триггера 1, возвращая его в исходное состояние.

К этому времени на .выходе интегратора 5 формируется положительный потенциал определенной величины, соответствующий разности фаз сравниваемых сигналов.

В момент времени, когда передние фронты сравниваемых сигналов совпадают во времени, т,е. когда фазы сравниваемых сигналов одинаковые, триггеры 1 и 2 устанавливаются в единичные состояния (фиг.2 11 и Ь)..

B это же время на выходе логического элемента И-НЕ 6 появляется низкий уровень напряжения, так как на его первом и втором входах присутствуют сравниваемые сигналы. Нулевой потенциал с выхода логического элемента

И-HE 6 блокирует прохождение высоких потенциалов с выходов триггеров

I и 2 через элементы 7 и 8 совпадению на входы интегратора 5. Таким образом, сигнал на выходе интегратора 5 в этом случае отсутствует.

С установкой обоих триггеров в единичные состояния на выходе логических элементов И-HF. 3 и 4 появляются низкие потенциалы (фиг. 2 ж,и), кото885923

Формула изобретения

Соединение второго входа первого и второго логических элементов И-НЕ соответственно с шинами второго и первого сравниваемых сигналов позволяет избавиться от формирователей импульсов на входах фазового детектора, что значительно расширяет частотный диапазон сравниваемых сигналов.

Для предотвращения установки обоих триггеров в единичные состояния с целью повышения точности фазового детектора инверсный выход первого триггера соединен с информационным входом второго триггера, инверсный выход которого, в cBoN очередь, соединен с информационным входом первого.триггера.

S5 2. Заявка ВелИкобритании .Ф 1461515, кл. Н 3 А, 1977, рыми триггеры соответственно l и 2 возвращаются в исходное состояние

В момент времени 1, когда второй сравниваемьй сигнал (фиг. 2 5) идет с опережением относительно первого сигнала (фиг.2а)триггер 2 переводится в единичное состояние (фиг.2>p).

Из-за отсутствия в это время первого сравниваемого сигнала логический элемент И-НЕ 6 закрыт п6 второму входу и на его 1выходе продолжает поддерживаться высокий потенциал

1, фиг. 21,) . Поэтому на выходе элемента 8 совпадения с установлением триггера 2 в единичное состояние устанавливается высокий потенциал (фиг.2 K), который поступает на второй вход интегратора 5. Это вызывает формиро« ванне на выходе последнего отрицательного потенциала (фиг.26), свидетельствующего о том, что второй сигнал идет с опережением относительно первого сигнала. При поступлении первого сравниваемого сигнала триггер 1 не меняет своего состояния, так как íà его информационном входе в это время присутствует низкий потенциал, поступающий с инверсного выхода триггера 2, а на выходе логического элемента И-НЕ 4 появляется низкий потенциал (фиг.2Й) так как он открыт по обоим входам.

Низкий. потенциал с выхода логического элемента И-Не 4 поступает на нулевой вход триггера 2, возвращая его в исходное состоянж. К этому времени на выходе интегратора 5 формируется отрицательный потенциал определенной величины. соответствующий разности фаз сравниваемых сигналов.

Введение логического элемента

И-НЕ, входы которого соединены с соответствующими шинами сравниваемых сигналов,. а выход соединен с одними из входов введенных элементов совпадения, а также соединение выходов триггеров со входами интегратора через элементы совпадения также повышает точность фазового детектора.

Фазовый детектор, содержа щй интегратор, первый и второй D -тригге15 ры, прямые выходы которых соединены с первыми входами соответствующих первого и второго логических элементов И-НЕ, выход которых соединен с нулевым входом соответствующих

2 -триггеров, о т л и ч а ю щ и йс я тем, что, с целью повышения точности и расширения диапазона частот сравниваемых сигналов, в него дополнительно введены логический

15 элемент И-НЕ, первый и второй элементы совпадения первый вход которых соединен с прямым выходом соответственно первого и второго D -триггерое, вторые входы элементов сов- . падения подключены к выходу дополнительного логического элемента И-НЕ, йервый вход которого соединен со вто,рым входом первого логического элемента-И-НЕ, с синхровходом второго

55 3 -триггера и подключен к шине второго сравниваемого сигнала, а второй соединен со вторым входом второго логического элемента И-НЕ, с синхровходом первого D -триггера и подключен к шине первого сравниваемого сигнала, при этом инверсный выход первого 2 -триггера соединен с информационным входом второго D -триггера, инверсный выход которого соединен

45 с информационным входом первого D— триггера, а выходы первого и второго элементов совпадения соединены со входами интегратора.

S0 Источники информации, принятые во внимание при экспертизе

1. Заявка Великобритании

У 1462408, кл. Н 3 А, 1977.

3. Патент США .Р 4105947, кл 331-1А 1979

885923 г) а) е) ж) и) к)

Составитель С. Морозов

Редактор Л. Горбунова Техред Е.Харитончик . Корректор А. Дзяч ко Заказ 10536 66 Тираж 735 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 5-35, Раушская наб., д. 4/5

Филиал.ППП Патент, г. Ужгород, ул. Проектная, 4

-ТГ