Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОЛ ИСАНИЕ

ИЗОВ ИтИНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l) Дополнительное к авт. свид-ву ¹ 801101 (22)Заявлено 03.01.80 (21) 2863208/18-24 с присоединением заявки № (23) Приоритет— ()886052

Союз Соыетсмик

Социалистически к

Республик (5t)M. Кл.

11 С 15/00 епоударстеенный коинтет

СССР по делам нзобретеннй н открытнй (53) УД3(681.327 (088.8) Опубликовано 30.11.81. Бюллетень № 44

Дата опубликования описания 01.1 2.81

В. В. Барашенков, В. Ф. Не тер Мф:Ь0й Щр алло е тщкий,, .1р1, (72) Авторы изобретения

t (7! ) Заявитель

Ленинградский ордена Ленина элек рдтт институт им. В. И. Ульянова (Ленина ) (54 ) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам.

По основному авт. св. Н - 801101 известно. устройство, содержащее регистр признаков обращения, числовые линейки, разрядные шины записи, считывания и чтения и линейные шины записи и считывания, которые подключены соответственно через разрядные элементы ИЛИ и разрядные элементы И к выходам регистра слова, через усилители чтения — к входам регистра регенерации и через адресные формирователи записи и считывания — к выходам адресных элементов И, управляющие входы которых соединены через управляющие элементы ИЛИ с шинами управления, подключенными к управляющим входам разрядных элементов И и вспо" могательных разрядных элементов И, функциональные входы которых соединены с выходами регистра регистрации, а выходы подключены к разрядным элементам ИЛИ, шину опроса, линейные элементы "Запрет" по числу линеек, разрядные элементы "Запрет" по числу разрядов устройства, выходной элемент

ИХИ, входы которого подключены к выходам усилителей чтения, а выход— к функциональному входу элемента И, управляющий вход которого соединен с шиной опроса, функциональные входы

i-x(i= 1,и ) линейного и разрядного элементов "Запрет" и (и+1 )-го и (n+2 )-го линейных элементов "Запрет" подключены соответственно к выходам

1=х и (и+1 )-го, (и+2 )-го разрядов— регистра признаков обращения, управляющие входы t-х разрядных линейных элементов "Запрет" и (n+1 )-го, (n+2)-.го линейных элементов "Запрет" соединены с соответствующими разряд. ной и линейной шинами управления, выход каждого линейного элемента "Запрет" подключен к выходам двух адресных элементов И соответствующей числовой линейки, а выход каждого оазрядного элемента "Запрет" соеди886052 нен с входом соответствующего разрядного элемента ИЛИ, двухвходовые переключатели по числу разрядов регистра регенерации, причем первые входы переключателей соединены с шиной управления, а вторые входы и вьг", ход каждого переключателя подключены соответственно к выходам соответст.— вующего разряда регистра регистрации и к дополнительному запрещающему вхо- (0 ду разрядных элементов "Запрет"

Недостатком этого устройства является низкое быстродействие устрой.ства при обработке приоритетов.

Цель изобретения — повышение быст- (5 родействия логического запоминающего устройства.

Поставленная цель достигается тем, что в устройство введены двухвходовые переключатели по числу разрядов

20 регистра регенерации, первые входы которых соединены с одной из шин управления, вторые входы подключены соответственно к выходам регистра ре. генерации, а выходы соединены соответственно со входами регистра слова.

При этом сокращается время выполне-, ния логическим запоминающим устройст.вом операций по формированию кода

30 приоритета для последовательности поступающих двоичных слов, каждый из . значащих разрядов которых имеет определенный, приоритет,за счет того,что исключается время, необходимое на восстановлеггие содержимого тех числовых

35 линеек, которые не разрушаются при формировании кода приоритета,в том случае,когда в.поступающегл двоичном. слове есть значащие разряды, соответствующие более высокому приоритету,чем приоритет любого из значащих разрядов предьдущего слова.

Операции по обработке запросов описываются выражениями

У=ВМЕ..» щ(Е+1 )ЬАА (7), А1 (ь ), если у=0, (А (+1), если у=0, где В(„.„ (1+1) =2к +2 + +2 двоичное слово, поступившее ца вход устройства в момент (i+1 ), (1c k, t, maori, Ü;5у...у m ) „ и - число разрядов в слове Вщ,,, А1(ф )а2(-1 — приоритет i-го значащего разряда двоичного слова В(0„,. =

=21 " +21 (+...+21 поступившего на вход устройства в момент 4 (Ы1,Р, Г<и>

17P2...УГ ); ф

Аг — признак i-ro разряда;

У вЂ” сигнал, значение которого равно единице, если

А (+1) У А((с ) и нулю, если A„(<+1)»

<А; ().

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит накопитель 1, состоящий из числовых линеек 2 на тороидальных сердечниках 3 с прямоугольной петлей гистерезиса, имеющих разрядные шины 4, считывания 5 и чтения 6 в линейные шины записи 7 и считывания 8.

Каждая из разрядных шин записи 4 и считывания 5 и каждая из линейных шин записи 7 и считывания 8 подключены к выходам соответствующих разрядных формирователей записи 9 и считывания 10 и адресных формирователей записи 11 и считывания 12.

Вход каждого адресного формирователя записи и считывания связан с выходом адресного элемента И 13 или 14, управляющие входы которых подключены соответственно к выходам управляющих элементов ИЛИ 15 и 16. Функциональные входы адресных элементов И 13 и

14 цепей записи и считывания каждой числовой линейки 2 соединены с выходом соответствующего линейного элемента "Запрет" 17. Функциональные входы 1-х(i- -i,и ) линейного и разрядного элементов "Запрет" 17 и 18 подключены к выходу 1-го разряда регистра 19 признаков обращения, а их управляющие входы соединены соответственно с линейной 20 и разрядной 21 шинами управления.

Функциональные входы (и+1 )" го и (n+2 )-ro линейньж элементов "Запрет"

l7 подключены соответственно к выходам (и+1 )-го и (и+2)-го разрядов регистра 1 9 признаков обращения, а их управляющие входы соединены с линейной шиной 22 управления.

Управляющие входы разрядных элементов И 23-26 подсоединены к управляющим шинам 27-30. Функциональные входы 1-х разрядных элементов И 23, 25 .и 24,26 связаны соответственно с инверсиями и прямыми выходами i-го разряда регистра 31 слова. Выходы

i-х. разрядных элементов И 23 и 24, разрядных элементов "Запрет" 18 и вспомогательных разрядных элементов

И 32 подключены к выходам разрядных элементов ИЛИ 33, а выходы i-х раз88 рядных элементов И 25 и 26 и элементов И 34 соединены со входами элемента ИЛИ 35 i-й разрядной цепи. Выходы

i-x элементов ИЛИ 33 и 35 подключены соответственно к выходам разрядных формирователей считывания 10 и записи 9.

Управляющие входы элементов И 3? соединены с шиной 36 управления, а элементов И 34 — с шиной 37 управления. Функциональные входы 1-х элементов И 32 и 34 подключены к выходу1 -и разрядной цепи. Управляющие. входы усилителей 39 чтения соединены с шиной40 стробирования, а их выходы — с выходными шинами 41 логического запоминающего устройства. и с входами выходного элемента И 43. Управляющий вход элемента И 43 соединен с шиной 44 опроса, входы управляющих элементов

ИЛИ 15 и 16 — соответственно с шинами 29,30,37 и 27,36 управления.

Регистры 19 и 31 имеют шины 45 и

46 сдвига, регистр 38 регенерации— шину 47 сброса, i-e (и+1)-й и (n +2)"é разряды регистра 19-входные шины 48 и 49,регистр 31 слова-входные шины 50.Первые входы двухвходовых пеВозбужденная шина

Возбужденные адресные и разрядные формирователи

Разрядный

Выполняемая операция сигнал возбуждения управления

30 х =1 - Р„

9,11

q1 х„=l Р„

9,11

1 О О О Ч.=Х; х1 1 Р1.1 0,12

q. Î О Î 1 q„= X„h ; х„=l

10,12

Ч1

В таблице символами,— 1; 4, Ч обозначены соответственно операции запрета, импликации, стрелка Пирса, дизъюнкция и конъюнкция.

Устройство работает следующим образом.

Считаем, что до начала работы в каждую 1-ю числовую линейку накопи6052 4 реключателей 51 соединены с шиной 52 управления, а второй вход и выход каждого 1-ro (i= Г,n ) переключателя подключены соответственно к выходам

i-го разряда регистра 38 регенерации и к запрещающему входу разрядных элементов "Запрет" 18. Первые входы дополнительных двухвходовых переключателей 53 соединены с шиной 54 уп31 равления, а второй вход и выход каждого i--ro (1=1,n) переключателя подключены соответственно к выходам

i-го разряда регистра 38 регенерации и к разрядным входам регистра 31

1% слова.

Обозначим значение i-ro разряда двоичного кода, хранящегося в числовой линейке, Ч„, значение сигнала в щ i-й разрядной цепи Х„, результат логической операции f(х„.,у„ ), который остается в числовой линейке - Pl результат логической операции Ч(х; у ) который образуется на i-ой разрядйой

Эу шине б чтения, -q1.

Логические операции, выполняемые в логическом запоминающем устройстве, представлены в таблице.

О 1 1 1 Р„= Х1ЧМ„

О 0 . 1 О Ч„=Х„.Ь 1

1 1 О 1 Р„=Մ— -3„.

О 1 О О Р„= „ЬХ1

О 0 О 1 Р„=Х hJ<

О 1 0 0 q;= ьх„ теля 1 записан двоичный код приоритета Al=2"-1, а в (и+1 )-й и (n+2)-й числовых линейках хранится код приори"

И. тета А. i-ro значащего разряда двоич1 ного числа В„р

В первом такте по вхрдным шинам

48 в регистр признаков обращения поступает код двоичного числа Вщ

886052

7 с

Во втором такте на шину 20,22,28 и 52 управления, стробирования 40 и опроса 44 подаются единичные сигналы.

При этом i-e, (и+1 )-й и (и+2 )-й линейные элементы "Запрет" закрыты.

Часть из разрядных элементов "Запрет"

l8, каждый элемент которой соответствует единичным разрядам кода приоритета А, хранящегося на регистре 38 регенерации, закрыты. Оставшаяся часть элементов "Запрет" 18 находится в проводящем состоянии.

° Единичные сигналы с выходов

i--x(i=К, g m) разрядов регистра признаков обращения через соответствующие, не закрытые сигналами с пес переключателей 51, разрядные элементы "Запрет" 18 и связанные с ними элементы ИЛИ 33 возбуждают i-e разрядные формирователи 10 считывания. Па шинах 6 чтения появляется двоичный код, соответствующий результату операции Ьц !„дД„, который подается на входы 39 чтения, Выходные сигналы усилителей чтения поступают на выходы элемента ИЛИ 42, сигнал с его выхода — на функциональный вход выходного элемента И 43, на выходе которого формируется значение величины у =В . „ „ЬА„.

Управление работой логического запоминающего устройства в третьем также организуется в зависимости от значения величины ц .

Если g =О, то в третьем такте производится сброс в "0" содержимого регистра !9 и логическое запоминающее устройство переходит в исходное состояние.

Если же величина, сформирована

4 во втором такте, равна единице, то

% в третьем такте формируется признак

А1 к-ro разряда, числа В,,, для чего на шины 22 и 27 управления и на шину 40 стробирования подаются единичные сигналы, а на остальные шины управления — нулевые сигналы. В ре" зультате единичные сигналы с выходов, i-x(i= К, E... m)ðàúðÿäîâ регистра признаков обращения через i=e(i- =R,n ) линейные элементы "Запрет" 17 и адресные элементы И 14 поступают на входы соответствующих i-х(i-- К, 6,.;.,m) адресных формирователей 12 считывания, а единичные сигналы с инверсных выходов. разряпов регистра слова через открытые элементы ИЛИ 33 проходят на входы разрядных формировате-... лей 10 считывания.

В i ""x (i= К, g,..., m ) числовых линейках выполняются операции Р„=Оду„и с11=у дО, а на разрядных шинах 6 чтения образуется код числа А =ОА„, который заносится с выходов усилителей чтения в регистр регенерации и поступает на выходные шины 41.

В четвертом такте на шину 54 управления подается единичный сигнал и код числа А1, записывается в регистр 31 слова.

В каждом последующем (i+4 )-м (i= <,k,k

29 и 30 управления подаются единичные сигналы,а на шину 20 управления подается нулевой сигнал. В результате, в каждом (i+4 )-м .такте в разряды с пер- вого по (К+1-i)-ый числовых линеек (К+1-i ) ()+1-i ),, (m+1 -i ) записы— ваются единицы, а нули — в оставшиеся разряды соответствующих числовых линеек. После к-.го сдвига регистры 19 и 31 остаются заполненными нулями и устройство остается в исходном состоянии, Время выполнения известным устройством операций по формированию кода приоритета для последовательности поступающих двоичных слов, каждый из значащих разрядов которых имеет определенный приоритет, равно (и+5 ) тактов.

В предлагаемом устройстве время выполнения операций по формированию кода приоритета (к+4) тактов, для запросов, имеющих равную вероятность появления, — к =n/2. Поэтому время .выполнения операций по формированию кода приоритета сокращается в среднем в (и+5 ) (и/2-4 ) раз, формула изобретения

Логическое запоминающее устройство по авт. св. Р 801101, о т л и ч а ю— .щ е е с я тем, что, с целью повышения быстродействия устройства,оно содержит дополнительные двухвходовые переключатели по числу разрядов регистра регенерации, первые входы которых

Соединены с одной из шин управления, вторые входы подключены соответственно к выходам регистра регенерации, а выходы соединены соответственно со входами регистра слова„

Источники информации, принятые.во внимание при экспертизе

1. Авторское свидетельство

1; 801101, кл. G 11 С 15/00, !979 (прототип ).