Устройство для передачи и приема дискретной информации

Устройство для передачи и приема дискретной информации

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республни

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТРЛЬСТВУ нц886295 (61) Дополнительное к авт. саид-ву— (22) Заявлено 100380 (21) 2893549/18-09 с присоединением заявки ¹ (23) ПриоритетОпубликоваио 30.1181. Бюллетень 89 44

Дата опубликования описания 30.11.81 (51) рА. Кд.з

Н 04 L 17/00 Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621.394.14 (088. 8) О.С. Когновицкий, В.Н. Сюрин и A.Н. Глухов (72) Авторы изобретения (71) Заявитель (Ленинградский электрОтехнический институт связи им. проф. М.A. Бонч-Бруевича (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА

ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к проводной электросвязи и может быть использовано в технике передачи информации при квазисинхронном вводе (выводе) данных в цифровой синхронный тракт, а также на интегральных цифровых сетях связи, основанных на импульснокодовой, дельта-модуляции и других цифровых методах модуляции.

Известно устройство для передачи и приема дискретной информации, содержащее на передающей стороне после довательно соединенные вычитающий счетчик, дешифратор, инвертор, блок совпадения, элемент ИЛИ, регистр сдвига с цепью обратной связи и блок задержки, при этом выход дешифратора подсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика; а на приемной стороне — первый регистр сдвига с цепью обратной связи, меж-, ду входом и выходом которого включен сумматор по модулю два, выход которого непосредственно и через последовательно соединенные инвертор, счетчик и блок задержки подключен к входу Сброс счетчика, между выходами соответствующих разрядов первого и второго регистров сдвига с цепями обратной связи включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному входу которого подключен выход счетчика, а выход триггера управления подключен через последовательно. соединенные блок совпадения и суммирующий счетчик ко входам промежуточного накопителя, при этом выход блока совпадения через элемент ИЛИ подсоединен к соответствующему входу второго регистра сдвига с цепью обратной связи (1).

Это устройство для передачи и приема дискретной информации обладает высокой скоростью и достоверностью передачи данных. Однако в случае со20 пряжения цифровых потоков даже при незначительном. расхождении частоты формирования информационных циклов источника и частоты формирования циклов передачи по цифровому .тракту появляется возможность возникновения вставок нли выпадений комбинаций, соответствующих полному циклу передачи, что ограничивает воэможности использования известного уст30 ройства для квазисинхронного ввода

886295 (вывода) дискретной информации в цифровой синхронный тракт.

Цель изобретения - повышение помехоустойчивостИ и достоверности принимаемой информации.

Для этого в устройство для передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные вычитающий счетчик, дешифратор,инвертор,триггер, блок совпадения, элемент ИЛИ,регистр сдвига с цепью обратной связи и блок задержки, при этом выход дешифратора подсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика; а на приемной стороне — первый регистр сдвига с цепью обратной связи, между входом и выходом которого вклю чен сумматор по модулю два, выход которого непосредственно и через 20 последовательно соединенные инвертор, счетчик и блок задержки под-. ключен к входу Сброс счетчика,: между выходами соответствующих разрядов первого и второго регистров сдвига с цепями обратной связи включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному входу которого подключен выход счетчика, а выход триггера управления подключен через последовательно соединенные блок совпадения и суммирующий счетчик ко входам промежуточного накопителя, при этом выход блока совпадения через элемент ИЛИ подсоединен к соответствующему входу второго регистра сдвига с цепью обратной связи, на передающей стороне введены дополнительный блок совпадения, делитель частоты и последовательно 40 соединенные накопитель и блок элементов совпадения, другие входы которого объединены и подключены к выходу делителя частоты, вход которого подключен к объединенным входам 45 накопителя, выходы блока элементов совпадения подсоединены к входам вычитающего счетчика, а выход иивертора через дополнительный блок совпадения подключен ко входу триггера, яО а на приемной стороне введены первый дополнительный блок совпадения, последовательно соединенные выходной накопитель, дополнительный триггер, втОрОЙ дОпОлнительный блОк сОВпадения и делитель частоты, выход которого подсоединен ко второму входу дополнительного триггера к соответствующему Входу промежуточного накопителя, выход второго дополнительного блока совпадения подсоединен к . 60 объединенным между собой входам выходного накопителя, раздельные входы которого подсоединены к соответствующим выходам промежуточного нако пителя, а также последовательно сое- 65 диненные одновибратор, интегратор и управляемый формирователь частоты, выход которого подсоединен к дополнительному входу второго дополнительного блока совпадения, а также последовательно соединенные элемент

И-НЕ и третий дополнительный блок совпадения, второй вход которого и вход одновибратора объединены и подключены к выходу триггера управления, выход третьего дополнительного блока совпадения r.îäñîåäèíåí ко второму входу суммирующего счетчика и дополнительному входу промежуточного накопителя,дополнительный выход которого подсоединен к первому входу элемента И-НЕ, второй вход которого подключен к выходу дополнительного триггера, при этом выход счетчика через первый дополнительный блок совпадения подключен к единичному входу триггера управления, а дополнительный выход блока сравнения подсоединен ко второму входу первого дополнительного блока совпадения.

На фиг. 1 представлена структурноэлектрическая схема предлагаемого устройства; на фиг. 2 - эпюры, поясняющие его работу.

Устройство на передающей стороне

1 содержит регистр 2 сдвига с цепью обратной связи, а на приемной стороне 3 — первый регистр 4 сдвига с цепью обратной связи, сумматор 5 по модулю два, второй регистр б сдвига с цепью обратной связи, счетчик 7, триггер 8 управления; на передающей стороне 1 - вычитающий счетчик 9, дешифратор 10, инвертор ll, триггер 12, блок 13 совпадения, элемент ИЛИ 14, блок 15 задержки, входы 16 и 17 триггера 12, а на приемной стороне 3— блок 18 сравнения, инвертор 19, блок

20 задержки, блок 21 совпадения, элемент ИЛИ 22, суммирующий счетчик 23, промежуточный накопитель 24, вход Сброс 25 счетчика 7, входы 26 и

27 триггера. 8 управления, входы 28 промежуточного накопителя 24, причем блок 18 сравнения состоит из сумматоров 29 и 30, входов 31 и 32, элемента ИЛИ 33 и инвертора 34; на передающей стороне - входы 35 вычитающего счетчика 9, входы 36 и 37 блока совпадения, вход 38 тактовых импульсов йс, а на приемной стороне входы 39 и 40 элемента ИЛИ 22, входы

41 и 42 блока 21 совпадения ° Кроме того, устройство содержит канал 43 связи между передающей. 1 и приемной

3 сторонами, на передающей стороне

1 - накопитель 44, блок элементов 45 совпадения, делитель 46 частоты, до- полнительный блок 47 совпадения; на приемной стороне 3 - первый дополнительный блок 48 совпадения, выходной накопитель 49, третий дополнительный блок 50 совладения,элемент

И-НЕ 51, дополнительный триггер 52, 5

886295 г второй дополнительный блок 53 совпадения, делитель 54 частоты, одновибратор 55, интегратор 56, управляемый формирователь 57 частоты, а на передающей стороне 1 - вход 58 тактовых импульсов „ на элемент ИЛИ 14.

Предлагаемое модифицированное устройство работает следующим образом.

Элементы входной цифровой последовательности под действием тактовых импульсов с частотой Хс входного сиг- f0 нала записываются в накопитель 44.

Импульсы с частотой f подаются также на вход 38 делителя 46.В тот момент, когда на выходе делителя 46 появляется очередной сигнал,в накопи- $5 теле записывается и элементов входной последовательности,т.е.организо.ван один информационный цикл(здесь ичисло ячеек накопителя 44 и одновременно — коэффициент деления делителя g() 46).В процессе работы устройства дли- на информационного цикла остается неизменной. Сигналом с выхода делителя

46 открываются по вторым входам и первых дополнительных элементов 45 совпадения и происходит перезапись элементов входной цифровой последовательности в ячейки вычитающего счетчика 9. Если записанная двоичная комбинация информационного цикла отличается от нулевой, то на выходе дешифратора 10 появляется нуль, который инвертируется инвертором ll, и через второй дополнительный блок 47 совпадения, который открывается с приходом первого тактового импульса на вход 38, устанавливает триггер 12 в единичное состояние. Сигналом с выхода триггера 12 открывается блок 13 совпадения, через который на отдельный вход вычитающего счетчика 9 и на 40 тактовый вход регистра 2 сдвига с цепью обратной связи .(на последний через элемент ИЛИ 14) начинают поступать быстрые тактовые импульсы, частота следования которых не менее 45 чем в N раз превышает канальную частоту f<. Под действием быстрых тактовых ймпульсов происходит сдвиг нас шагов фазы генерируемой псевдослучайной последовательности в регистре

2 сдвига с цепью обратной связи и одновременно осуществляется обнуление вычитающего счетчика 9; При обнулении вычитающего счетчика 9 дешифратор 10 единичным сигналом со своего выхода устанавливает триггер 12 в нулевое состояние, что приводит к закрыванию блока 13 совпадения и прекращению подачи быстрых тактовых импульсов.С этого момента регистр 2 сдвига с цепью, обратной связи начи- 69 нает выдавать псевдослучайную последовательность с новым сформированным значением фазы, отличным от предыдущего на а шагов.Эта последовательность на канальной частоте f поступает на блок 15 задержки, который необходим для предотвращения дробления элементов псевдослучайной последовательности, выдаваемых в канал 43 связи в момент сдвига фазы под действием Г ястрых тактовых импульсов.

За счет асинхронности частот сопрягаемых цифровых последовательностей, а также в случае относительного ухода этих частот в канал связи выдаются псевдослучайные последовательности (циклы передачи), длина которых иногда укорачивается или удлиняется на один шаг по сравнению с номинальным значением длины участка последовательности из N элементов.В общем случае,укорочение или удлинение псевдослучайной последовательности(одного цикла передачи)может составлять несколько элементов. Однако,это все равно не приводит к потере или искажению передаваемой информации, так как полезная информация заключена не в длине цикла передачи, а в относительном изменении фазы передаваемой от, цикла к циклу псевдослучайной последовательности.

На приемной стороне предлагаемого устройства цифровая последовательность с выхода канала 43 связи поступает на .канальной частоте f на вход первого регистра 4 сдвига с цепью обратной связи и одновременно на вход сумматора 5 по модулю два.

На второй вход сумматора 5 по модулю два подается псевдослучайная последовательность, формируемая первым регистром 4 сдвига с цепью обратной связи. Если.с выхода канала

43 связи поступает псевдослучайная последовательность, не содержащая ошибок, то с выхода сумматора 5 по модулю два через первый инвертор 19 на счетный вход счетчика 7 поступает последовательность нулей. При наличии в принимаемой последовательности зачетного участка длиной 1=L+K (где К вЂ” емкость счетчика 7, L - количество разрядов первого регистра 4 сдвига с цепью обратной связи), не содержащего ошибок, происходит заполнение счетчика 7 ° В противном случае каждая единица с выхода сумматора 5 по модулю два поступает на вход

25 счетчика 7, сбрасывает показания счетчика 7 и устанавливает его в исходное состояние. При заполнении счетчика 7 сигнал с его выхода поступает на вход первого дополнитель-. ного блока 48 совпадения и параллельно на вход блока 20 задержки, с выхода которого задержанный импульс подается на вход 25 Сброс счетчика 7 в исходное нулевое состояние.

Бо втором регистре 6 сдвига с цепью обратной связи генерируется псевдослучайная последовательность

886295 с фазой последовательности, принятой в предыдущем цикле. Если в принимаемой в данном цикле псевдослучайной последовательности содержится неискаженный зачетный участок и фаза последовательности отличается от ее значения в предыдущем цикле, то на выходах сумматоров 29 и 30 — единицы, на выходе. второго элемента ИЛИ 33— единица, которая через второй инвертор 34 поступает на вход 26 триггера 8 управления. При этом на вход

27 триггера 8 управления через первый дополнительный блок 48 совпадения поступает единичный сигнал. Триггер

8 управления, установленный s состояние 1 " выдает сигнал с прямого ,выхода на вход 42 блока 21 совпадения, последний открывается и по входу 41 через блок 21 совпадения начинают поступать быстрые тактовые импульсы на счетный вход суммирующе« го счетчика 23 и параллельно на вход

39 элемента ИЛИ 22, с выхода которого они подаются на вход второго регистра 6 сдвига с логической обратной связью и производят сдвиг по фазе генерируемой этим регистром псевдослучайной последовательности. Начальная фаза этой последовательности равна фазе последовательности, принятой в предыдущем цикле передачи.

Сдвиг осуществляется до тех пар, пока фазы последовательностей предыдущего и данного циклов передачи не становятся равными. В этом случае на входах 31 и 32 сумматоров 29 и 30 имеют место одинаковые двоичные комбинации., поэтому на выходах сумматоров 29 и 30 . — нули, на выходе второго элемента NJIH 33 — также нуль, который через второй инвертор 34 поступает на вход 26 триггера 8 управления и устанавливает его в нулевое состояние. При этом на вход 27 триггера 8 управления через первый дополнительный блок 48 совпадения поступает нулевой сигнал. Установка в нулевое состояние триггера 8 управления приводит к прекращению подачи быстрых тактовых импульсов на второй регистр 6 сдвига, с цепью обратной связи и на суммирующий счетчик

23. При этом блок 21 совпадения оказывается закрытым, а в суммирующем счетчике 23 оказывается зафиксированной разность фаз псевдослучайных последовательностей, принятых в настоящем и предыдущем циклах передачи. Эта разность фаз представляет двоичную комбинацию информационного цикла, соответствующего данному цик лу передачи.

Из суммирующего счетчика 23 двоичная комбинация информационного;. цикла переписывается в промежуточный накопитель 24, откуда через выходной накопитель 49 поступает потребителю на тактовой частоте, генеt0

45 О

d0

65 рируемой местным формирователем 57 частоты. Формирователь 5.7 частоты может быть реализован как о косвенным управлением частотой (например, с помощью управляемого делителя), так .и с непосредственным управлением частотой (путем прямого воздействия на частоту генератора).

Рассмотрим работу группы блоков (23,24 и 49-57), осуществляющих перезапись, считывание и выдачу информации потребителю.

Пусть в суммирующем счетчике 23 зафиксирована двоичная комбинация первого информационного цикла.При этом в промежуточном накопителе 24 и выходном накопителе 49 не содержится информации. Тогда на обоих входах элемента И-НЕ 51 имеет место нулевой сигнал, а значит на его выходе имеется единичный сигнал, который открывает по второму входу второй дополнительный блок 50 совпадения. При опрокидывании триггера 8 управления в нулевое состояние сигнал с его инверсного выхода через третий дополнительный блок 50 совпадения поступает на считывающий вход суммирующего счетчика

23 и одновременно на первый вход считывания промежуточного накопителя 24. Под действием этого сигнала двоичная комбинация из суммирующего счетчика 23 переписывается в промежуточный. накопитель 24. С приемом двоичной комбинации второго информационного цикла она записывается аналогичным образом в промежуточный накопитель 24, тогда как двоичная комбинация первого информационного цикла переписывается в выходной накопитель 49. При записи любой значащей комбинации в выходной накопитель 49 на его. выходе, связанном с первым входом дополнительного триггера 52, появляется единичный сигнал, который опрокидывает допол-. нительный триггер 52 в состояние 1 . Сигналом с выхода дополнительного триггера 52 открыт по первому входу третий дополнительный блок 53 совпадения, на второй вход которого поступают импульсы от управляемого напряжением формирователя 57 частоты. На тактовый вход выходного накопителя 49 через второй дополнительный блок 53.совпадения начинают поступать импульсы считывания, под действием которых и-разрядная комбинация в последовательном коде выдается на выход устройства. Выдача двоичной комбинации информационного цикла одновременно контролируется путем подсчета считывающих импульсов, которые поступают также на делитель 54 íà и тактов.

После того, как поступает и считывающих импульсов, т.е. выданы все и элементов комбинации, сигналом с выхода делителя 54 íà и тактов допол-.

9.

t0

65 ционного цикла. нительный триггер 52 устанавливается в состояние 0 . Одновременно этим же сигналом, если считанная комбийация не является последней в пе-редаваемом сообщении, производится перезапись комбинации следующего информационного цикла из промежуточного накопителя 24 в выходной накопитель 49. Выдача следующей двоичной комбинации на выход устройства происходит аналогично. Если же выданная двоичная комбинация информационного цикла является последней в передаваемом сообщении, то перезаписи нулевой комбинации из промежуточного какопителя 24 в выходной накопитель 49 не происходит. Тогда дополнительный триг-)5

rep 52 остается в состоянии 0, третий дополнительный блок 53 совпадения закрыт, т.е. схема приемной части уст„:ойства оказывается в исходном состоянии. 20

В случае, когда выдача двоичной комбинации 1-го цикла из выходного накопителя 49 еще не закончена, в промежуточном накопителе 24 записана комбинация (1+1)-го информационного цикла и в суммирующем счетчике

23 уже зафиксирована комбинация (1+2)-ro информационного цикла, то сигнап считывания с инверсного выхода триггера 8 управления не проходит через второй дополнительный блок 50 совпадения, так как он закрыт по второму входу нулевым сигналом с выхода элемента И-НЕ 51 (на обоих входах элемента И-НЕ 51 имеют место единичные сигналы). Перезапись двоичных групп происходит сразу же, как только полностью освобождается вымодной накопитель 49. Однако практически такая ситуация случается 40 весьма редко и мажет иметь место, например, в случае, когда при приеме первых трех циклов передачи безошибочные зачетные участки расположены определенным образом (фиг. 2 OI 4 где зачетные участки заштрихованы).

Но даже в этом случае потери информации из-за переполнения накопителей 24 и 49 не происходит, так как считывание первой комбинации произ- 0 водится с момента начала цикла передачи, содержащего N5 элементов цифроной последовательности, а частота импульсов .считывания увеличивается путем воздействия на управляемый напряжением формирователь 57 частоты.

Поэтому считывание двоичной комбинации первого информационного цикла из выходного накопителя 49 .происходит раньше, чем оканчивается цикл передачи, содержащий N > элементов Я} цифровой последовательности. При этом происходит перезапись, к суммь рующий счетчик 23 готов к йриему двоичной комбинации четвертого информаВ случае, если выходной накопитель

49 заполнен частично или полностью, а промежуточный накопитель 24 свободен, то перезапись из суммирующего счетчика 23 в промежуточный накопитель 24 не запрещена, так как на вы-ходе элемента И-НЕ 51 имеет место единичный сигнал, и через второй дополнительный блок 50 совпадения с выхода триггера 8 управления проходит сигнал считывания.

Рассмотрим механизм воздействия сигналов на управляемый напряжением формирователь 57 частоты. Поскольку неискаженные зачетные участки при наличии ошибок в принимаемой последовательности могут перемещаться в пределах цикла передачи (фиг. 2 сГ ) а сами циклы передачи могут иметь различную длину (вследствие асинхронности и расхождения сопрягаемых частот источника и канала связи), то на приемной стороне устройства необходима производить подстройку частоты местного формирователя 57, частоты. При этом цикл считывания должен всегда содержать п-элементную комбинацию, иба в противном случае ,может произойти либо переполнение накопителей 24 и. 49, либо перерыв в выдаче информации на выходе приемника.

Рассмотрим предварительно по какому критерию осуществляется подстройка местного формирователя 57 частоты..

Известно, что с изменением (деви.ацией) тактовой частоты Ес источника сообщений и в силу асинхронйости сопрягаемых частот длительность информационного цикла, формируемого на передающей стороне устройства, изменяется. При этом, однако, число п информационных элементов цифровой последовательности в информационном цикле остается неизменным. Изменение длительности информационного цикла приводит к изменению длины псевдослучайной последовательности, соответствующей циклу передачи °

Поскольку неискаженный участок псевдослучайной последовательности, соответствующий по длине зачетному участку, может располагаться в преде лах всего цикла передачи, то с из менением длины этого цикла изменяется и математическое ожидание местоположения неискаженного зачетного участка. Отклонение от. математического ожидания местоположения неискаженного зачетйого участка, соответствующего номинальному значению тактовой частоты f источника сообщений, принято в качестве основного критерия для подстройки тактовой частоты формирователя 57 на приемной стороне устройства. Если на передней стороне устройства тактовая частота f источника сообщений изменяется, то дли886 295

12 телъность информационного цикла ы цикла перадачы также изменяется. Это равносильно изменению математического ожидания местоположения неискаженного значения участка в пределах цикла передачи (по сравнению с его номинальным значением), а следова-. тельно, равносильйо изменению сигнала управления тактовой частотой местного формирователя 57 частоты.

Однако рассмотренный выше критерий подстройки тактовой частоты формирователя 57 используется не в чистом виде . После выделения неискаженного зачетного участка в пределах цикла передачи устройство определяет относительное изменение фазы псевдо- З случайных последовательностей, принятых в настоящем и предыдущем циклах передачи. Эта операция выполняется на частоте быстрых тактовых импульсов за интервал времени, не 2О превышающий время между двумя смежными импульсами частоты f> несущей последовательности. Окончание интервала обработки совпадает с определением относительного изменения фазы псевдослучайных последовательностей и служит началом подстройки частоты местного формирователя 57.

Поскольку расположение неискаженного зачетного участка в пределах цикла передачи и интервал времени, опредепяющий в терминах быстрых тактовых импульсов относительное изменение фазы псевдослучайных последовательностей в смежных информационных циклах, представляют случайные и независимые величины, то математическое ожидание рассматриваемого интервала в сумме с математическим ожиданием местоположения неискаженного зачетного участка в пределах цикла 40 передачи к является тем критерием, на основе которого формируются сигналы, управляющке частотой формирователя 57. В корректировке частоты управляемого напряжением фор аширова- д теля 57 частоты участвуют блоки 55 и 56. Качало их работы определено моментом перехода триггера 8 управления в нулевое состояние.

На Фиг. 20 изображена последовательность циклов передачи с расположеннымы на них безошибочными зачет-. ными участками (заштрихованы). На фиг. 24 приведена диаграмма состояний инверсного выхода триггера 8 управления. Как видно из этих фигур, во время досчета фазы псевдослучайной последовательности быстрыми тактовыми импульсами на инверсном выходе триггера 8 управления имеет место нулевой сыгйал, тогда как во всех бО остальных случаях — единичный.Из сигнала с инверсного выхода триггера 8 управления выделяются положительные фронты, которыми запускается одновибратор 55,формирующий импульсы опре- 65 деленной длительности (фиг. 2 2., Д, соответственно) . С выхода одновибратора 55 импульсы, калиброванные по длительности, подаются на вход интегратора 56. Входным Напряже нием с интегратора 56 (фиг. 2e ) производится регулировка частоты уп-, равляемого напряжением формирователя 57 частоты, который формирует импульсы считывания. Очевидно, что соответствующее изменение частоты управляемого напряжением формирователя 57 частоты происходит в том случае, если уровень напряжения на выходе, например, аналогового интегратора 56 достигает порогового значения U Ро „или Upo (Фиг. 2 е ) .

Интегратор 56 может быть выполнен также в цифровом варианте (в частности на реверсивном счетчике).

При условии выделения неискаженного зачетного участка на приемной стороне устройства безразлично какую длину имеет принимаемая псевдослучайная последовательность (Н, И+1 или N-1 элементов), так как выделению подлежит не конкретное текущее значение фазы псевдослучайной последовательности, а ее относительное изменение в данном и предыдущем циклах передачи, что обеспечивает кваэисинхронный вывод информации иэ канала связи.

Вводимая при передаче избыточность позволяет отказаться от использования канала управления стаффингом и применения циклового фазиро- вания и позволяет обеспечить автоматическое устранение на приеме вставок и выпадений импульсов. Кроме того, вводимая избыточность служит для целей повышения достоверности передачи информации,а значит и для повышения точности квазисинхронного сопряжения синхронных цифровых потоков данных

Формула изобретения

Устройство для передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные вычитающий счетчик, дешифратор, инвертор, триггер, блок совпадения, элемент ИЛИ, регистр сдвига с цепью обратной связи и блок задержки, при этом выход дешифратора подсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика, а на приемной сторонепервый регистр сдвига с цепью обратной связи, между входом и соответствующим выходом которого включен сумматор по модулю два, выход которого непосредственно и через последовательно соединенные инвертор, счетчик и длок задержки подключен к вхо886295 ду Сброс счетчика, между выходами соответствующих разрядов первого и второго регистров сдвига с цепями .обратной связи включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному входу которого подключен выход счетчика, а выход триггера управления подключен через последо- . вательно соединенные блок совпадения и суммирующий счетчик ко входам промежуточного накопителя, при этом выход блока совпадения через элемент

ИЛИ подсоединен к соответствующему входу второго регистра с цепью обратной .связи,о т л и ч а ю щ е е с я тем, что,с целью повышения помехоустой-. чивости и достоверности передаваемой информации, на передающей стороне введены дополнительный блок совпадег ., делитель частоты и последовательно соединенные накопи- 20 тель и блок элементов совпадения, другие входы которого объединены и подключены к выходу делителя .частоты, вход которого подключен к объединенным входам накопителя, выходы д блока элементов совпадения подсоединены ко входам вычитающего счетчи it:a„ а выход инвертора через дополнительный блок совпадения подключен ко входу триггера, а на приемной стороне введены первый дополнительный блок совпадения, последовательно соединенные выходной накопитель, дополнительный триггер, второй дополнительный блок совпадения и делитель частоты, выход которого подсоединен М ко второму входу дополнительного триггера и соответствующему входу промежуточного накопителя, выход второго дополнительного блока совпадения подсоединен к объединенным между собой входам выходного накопителя, раздельные входы которого подсоединены к соответствующим выходам промежуточного накопителя, а также последовательно соединенные одновибратор, интегратор и управляемый формирователь частоты, выход которого подсоединен к дополнительному входу второго дополнительного блока совпадения, а также последовательно соединенные элемент И-НЕ и третий дополнительный блок совпадения, второй вход которого и вход одновибратора объединены и подключены к выходу триггера управления, выход третьего дополнительного блока совпадения подсоединен ко второму входу суммирующего счетчика и дополнительному входу ripoмежуточного накопителя, дополнительный выход которого подсоединен к первому входу элемента И-НЕ, второй вход которого подключен к выходу дополнительного триггера, при этом выход счетчика через первый дополнительный блок совпадения подключен к единичному входу триггера управления, а дополнительный выход блока сравнения подсоединен ко второму входу первого дополнительного блока совпадения.

Источники информации, принятые.во внимание при экспертизе

1. Авторское свидетельство СССР

Ю .642867, кл. Н 04 Ь 17/00, 1976 (прототип).

886295 /перва

Составитель Т. Поддубняк

Техред М. Рейвес Корректор Н. Стец

Редактор Л. Пчелинская

Филиал IIGII Патент, г. Ужгород, ул. Проектная, 4

Закаэ 10576/85 Тираж 301 Подписное

ВНИКПИ Государственного комитета CCCP по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

П

ll !