888109 - Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

888109

00000001

000000IO

0000

O0OI

OOIO

0000

IIII

OOOI

0OOI

OOIO

OOOOIIII

000IOOOO

OOOI00OI

IIII

IIIIIIOI

IIIIIIIO

IIIIIIII

IIOI

IIIO

IIII

IIII бО

65 регистра второй группы подключен к выходу устройства, четвертый вход последнего блока вычисления разрядных значений произведения соединен с входом коррекции устройства, входы буферных .регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения.

Устройство предназначено для умножения операндов в системах счисления с основанием Nl2.

На фиг.1 представлена функциональная схема устройства для .умножения; на фиг.2 вЂ” блок вычисления разряд- 15 ных значений произведения для случая двоично-кодированной шестнадцатиричной системы счисления (N=16). устройство содержит п-разрядный регистр 1 множимого, и блоков 2 20 вычисления разрядных значений произведения, буферные регистры 3 и 4 первой и второй групп соответственно, вход 5 множителя устройства.

Первый вход i-ro блока 2 (i=1, и) соединены с выходом 6 i-го разряда регистра 1 множимого, второй вход с входом 5 множителя, третий вход с выходом i-го регистра 3, четвертый вход вЂ” c выходом (1+1) -ro регистра 4. Четвертый вход и-го блока 2 соединен с входом 7 коррекции устройства. Выходы 8 и 9 соответственно старшего и младшего разрядов каждого i-ro блока 2 соединены с входами i-х регистров 3 и 4 соответствен1 хдх ххх ) удуХуху„(1дЬ

Выполнение блока 2 в виде логи,ческого шифратора (ПЗУ) принципиально позволяет обеспечить максимальное его быстродействие, однако требует больших затрат оборудования и приводит к нерЕгулярности его схемной .структуры. Поэтому в определенных случаях может сказаться целесообразным реализация блока 2 в виде сочетания усеченных шифраторов и суммино. Выход регистра 4 является выходом 10 устройства. Совокупность 1-го блока 2 и i-х регистров 3 и 4 может быть выполнена в виде модуля 11.

Блоки 2 в общем случае могут быть реализованы с помощью постоянных запоминающих устройств (ПЗУ). В некоторых случаях более удачным может являться их выполнение в виде комбинационных логических схем, синтез которых может быть произведен любым иэ известных методов по таблице истинности функционирования блока.

Особый интерес представляет данное устройство в случае перемножения двоично-кодированных операндов в системе счисления N=2 " (где 1>1 вЂ” целое число). В этом случае каждый разряд как множимого, так и множителя представляет собой набор k двоичных цифр, с. и перемножение двух и-разрядных

2 -ичных чисел эквивалентно перемноК жению двух п.k-разрядных двоичных чисел, разряды которых сгруппированы по

Ниже в таблице приведены фрагменты таблицы истинности блока 2 в предположении,что k=4 (система счисления шестнадцатиричная, двоично-кодированная). Х и Y обозначены как хд х х2х и У4У У У i слагаемые . и С через L L>L2L и С,дС С С, а значение 2К-разрядйого результата Р на выходах 8, 9, блока 2 обозначено через Р8Р7Р6 РГ, РЗР2Р1. индексов при буквенных обозначениях принято в направлении старших разрядов).

С4СуС С„Р Р Р Р Р Р Р Р

8 76 64 з 2./ рующих схем, либо в виде однородной ячеистой структуры, например как это описано (3) и показано на фиг.2. Это позволяет при несущественном снижении быстродействия блока 2 обеспечить значительное сокращение его обо. рудования и регулярность схемной структуры на уровне элементарных ячеек и системы межсоединений между ними.

888109

Блок 2 (фиг. 2) содержит k> (k=4) ячеек 12, с входами 13, 14, 15, 16 и выходами 17, 18, 19, 20. Вход 13 каждой ячейки соединен с выходом 19, а вход 15 вЂ” с выходом 20. По входам 13 и 15 ячеек 12 фактически поступают в блок 2 k-разрядные коды сомножителей х и у. Каждая ячейка 12 является одноразрядным двоичным полным сумматором с элементом И на одном из его входов и реализует на выходах 17 и 18 функции S С„„ соответственно суммы и переноса; где х-, у вЂ” 1-ая и j ÿ цифры сомножителей х и у, поступающие через элемент И на один из входов сумматора ячейки 12 (1(i, j к);

О,Ь вЂ” разрядные слагаемые, поступающие.от соседних справа и снизу ячеек 12 на два других входа сумматора ячейки.

На свободные входы k крайних ячеек 12, расположенных с правой стороны блока 2, поступают два k-разрядных слагаемых и С, на выходы 17 ячеек 12 верхйего ряда блока 2 формируется 2 ° k-разрядный результат P.

Время формирования результата Р на выходе блока 2 в этом случае примерно равно ((2 k 1) r), где Г вЂ” задержка на одном логическом элементе (здесь предполагается,что функции

Бп!, С я ячеек могут быть реализованы с помощью одноуровневых логических элементов И-ИЛИ).

Устройство работает следующим образом.

В исходном состоянии регистры 3 и 4 обнулены, в регистре 1 множимого хранится без знака прямой n kразрядный двоичный код множимого (здесь предполагается, что сомножители представлены в двоично-кодированной шестнадцатиричной системе счисления, k.=4) °

В каждом из И!К первых тактов работы устройства на его вход 5 поступает параллельно no k двоичных разрядов множителя, начиная с его младших разрядов. При этом в i-oM блоке

2 производится умножение k двоичных разрядов множителя, поступающих на

его второй вход с входа 5 устройст ва, на k двоичных разрядов множимого, поступающих íà его первый вход с выхода б i-ro шестнадцатиричного разряда регистра 1 и прибавление к

k младшим двоичным разрядам получившегося при этом 2- k-разрядного произведения через четвертый и третий входы блока 2 к младших двоичных разрядов произведения (1+1)-го блока 2, сформированных в предыдущем такте и хранимых в (i+1) -ом буферном регистре 4 и k старших двоичных разрядов произведения i-ro блока 2, сформированных в предыдущем такте и хранимых в i-ом буферном регистре 3.

После этого сформированные k младших двоичных разрядов произведения i-ro блока 2 с его выхода 9 записываются в i-й регистр 4, à k старших двоичных разрядов произведения вЂ” с его выхода 8 в i-й регистр 3.

После выполнения и первых тактов работы устройства на его вход 5 поступает нулевая информация и далее осуществляется еще дополнительно.п тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4. Следует отметить, что вывод 2п-разрядного произведения сомножителей в устройстве осуществляется через его выход 10 в параллельно последовательном двоичном коде, т.е. по k двоичных разрядов

20 в каждом такте (т.е. b=2 -ичном коК де) ° В рассмотренном случае на вход

7 коррекции устройства во всех его тактах подается k-разрядный двоичный код 0000. В тех же случаях, когда д требуется получить округленное и-разрядное произведение, необходимо в первом такте работы устройства на

его вход 7 коррекции подать двоичный код 1000. Это позволяет осуществить округление результата без дополнительных временных затрат.

Таким образом, окончательное произведение в устройстве будет сформи:ровано после выполнения 2.п тактов.

Однако длительность выполнения одного такта умножения в предлагаемом устройстве сокращена за счет ликвидации задержек на коммутаторах, имеющихся в составе накапливающего сумматора в, известном устройстве..

4() Кроме того, данное устройство имеет

° . более простую структуру и не использует специальных управляющих сигналов, как известное.

Устройство может быть изготовлено

4 из множества однотипных взаимозаменяемых модулей, каждый из которых удобен для изготовления в составе

БИС, причем переход от устройства с большим форматом к устройствам с малым форматом обрабатываемой информации, и наоборот, фактически сводится к пропорциональному уменьшению либо увеличению числа используемых модулей. Если соответствующие разряды регистра 1 ввести в операционные модули 11, то устройство будет состоять из однотипных модулей, что делает его особенно перспективным при разработке современных наращиваемых микропроцессорных систем.

Формула изобретения

Устройство для умножения, содержащее регистр множимого, п блоков

65 вычисления разрядных значений произ888109

Ю 7 каэ 10725/13

Подписное

С4

Риа, g ведения (n вЂ” число разрядов множимого), n . буферных регистров первой группы, причем первые входы блоков вычисления разрядных значений произведения соединены с выходами соответствующих разрядов регистра множимого, вторые входы вЂ” с входом множителя устройства, третьи входы вЂ” с выходами соответствующих буферных регистров первой группы, о т л и ч а ювЂ” щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит п буферных регистров второй группы, выход каждого иэ которых соединен с четвертым входом соседнего младшего блока вычисления разрядных значений произведения, выход первого буферного регистра второй группы подключен к выходу устройства, :четвертый вход последнего блока вычисления разрядных значений произведения соединен со входом коррекции устройства, входы буферных регистров первой и второй группы соединены соответственно с вы ходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения.

Источники информации, принятые во внимание при экспертизе

1. Бут Э. и Бут К. Автоматические цифровые машины.-М., ГИ ФИЛ, 1959, с. 74-75.

2. Авторское Свидетельство СССР по. заявке Р 2579450/18-24, кл. С 06 F 7/39, 15.02.78 (прототип).

3. Guif,d Н.Н. Fu80y 3terative Fast Array for Binary Nuftiptication and Addition . Electron.

Letters . 1969, 9 12, р. 2ФЗ.

Филиал ППП "Патент" г Ужгород ул Проектная 4

Устройство для умножения

Патент 888109