Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

ОП ИКАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскин

Социалистических

Республик (и)888203 (51) Дополнительное к авт. свив-ву(22) Заявлено 03.0380 (21) 2889957/18-24 с присоеаинением заявки М (5В)М. Кл.

G 11 С 11/00

3аеудвретванный квинтет (23) Приоритет " (53) УДК 681.327 (088.8) Опубликовано 071231. Бюллетень М 45

Дата опубликования описания 071281 ва делаи нзабрвтеннй н аткрытнй (72) Авторы изобретения

И.В.Огнев, Г.А.Бородин, Н.И.Ег ляров!

".: 1

Московский ордена Ленина энерге (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОИНЫИ

КОНТРОЛЕИ

Изобретение относится к области запоминающих устройств.

Известно устройст во, которое -содержит блоки памяти, формирователи контрольных разрядов кода Хэмминга, фор- . мирователи проверочного слова, дешифратор одноразрядных ошибок, схему обнаружения двухраэрядных ошибок 1) .

Недостатком указанного устройства является невозможность обнаружения tO многоразрядных пакетных ошибок.

Наиболее близким техническим реше-. нием к изобретению является запоминащее устройство с повышенной надежностью функционирования, состоящее иэ И четырехразрядных модулей памяти, схемы обнаружения ошибок на основе кода Хэмминга, использующей три контрольных разряда для обнаружения ошибок в пределах четырех разрядов всех модулей памяти (2) .

Недостатком указанного устройства является недостаточная точность контроля при обнаружении ошибок кратностью разряда.

Целью изобретения является повышение точности контроля устройства при обнаружении многоразрядных ошибок.

Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем,. содержащее блоки памяти, формирователи сигналов четности и формирователь сигналов ошибки, причем одни из входов блоков памяти соединены с первой числовой шиной, являющейся входом устройства, и одними из входов первого, второго и третьего формирователей сигналов четнос-. ти, выходы которых подключены к дру" гим входам блоков памяти, выходы которых соединены с второй числовой шиной, являющейся выходом устройства, и одними из входов четвертого, пятого и шестого формирователей сигналов четности, выходы которых подключены к одним иэ входов формирователя сигналов ошибки, другие входы которого

888203

5, 10

Зо

„55 соединены с выходами контрольных разсядов блоков памяти, введены две . руппы элементов.И, причем входы элементов И первой группы подключены к одним из входов, а выходы - к другим входам первого, второго и третьего формирователей сигналов четности, входы элементов И второй группы соединены с одними из входов, а выходы — с другими входами четвертого пятого и шестого формирователей сигналов четности.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит блоки 1.11.М памяти, первую числовую шину 2, первую группу элементов И 3, первый

4.1, второй 4.2 и третий 4,3 формирователи сигналов четности, вторую числовую шину 5, вторую группу эле(лентов И б, четвертый 7.1, пятый 7.2 и шестой 7.3 формирователи сигналов четности и формирователь 8 сигналов ошибки. Одни из входов блоков памяти 1.1-1.М соединены с первой числовой шиной 2, являющейся входом уст- ройства, и одними из входов первого 4.1, второго 4.2 и третьего 4.3 формирователей сигналов четности, выходы которых подключены к другим входам блоков 1.1 — 1 ° М. Выходы блоков 1.1 - 1.М соединены с шиной 5, являющейся выходом устройства, и одни ми из входов четвертого 7.1, пятого 7.2 и шестого 7.3 формирователей, выходы которых подключены к одним из входов формирователя 8, другие входы которого соединены с выходами контрольных разрядов блоков 1.1 - 1.М.

Входы элементов И 3 подключены к одним из входов, а выходы - к другим входам первого 4.1, второго 4.2 и третьего 4.3 формирователей. Входы элементов И 6 соединены с одними из входов, а выходы - с другими входами четвертого 7.1, пятого 7.2 и шестого 7.3 формирователей.

Устройство работает следующим об-. разом.

Работу рассмотрим на примере устройства, содержащего четырехразрядные блоки памяти 1..1 - 1.М, выполненные на многоразрядных запоминающих микросхемах. В этом случае автономный контроль устройства позволяет обнаруживать ошибки до четвертой крат ности включительно. По первым числовым шинам 2 на один из входов блоков 1.1 - 1.M поступает двоичный код числа, подлежащего записи в очередном цикле записи. Формирование первого, второго и третьего контрольных разрядов производится следующим образом. В связи с тем, что Н вЂ” матрица кода для обнаружения ошибок содержит М повторяющихся групп по четыре колонки и три строки - подматl риц Н, то рассмотрим одну подобную матрицу Н ..В данной подматрице Н может содержаться до двенадцати единиц или нулей. Значит общее количество возможных вариантов построения матриц 2" = 4096. Отбрасывая варианты с полностью единичными строками, полностью нулевыми колонками и строками, получим количество вариантов

-1600. Количество вариантов остается все еще значительным. Необходимо теперь отобрать наиболее рациональные..

Будем исходить из следующих критериев: минимальное количество единиц в матрице Н, что приведет-к уменьшению количества входов формирователей 4.1, 4.2 и 4.3, а следовательно, к уменьшению аппаратурных и временных затрат, минимальное количество элементов первой группы И 3, что приведет к уменьшению аппаратурных затрат. Анализ показал, что таких равноценных вариантов всего 72. (Алгоритм построения пободной Н подматрицы следующий .

1 количество единиц в Н подматрице должно быть не более пяти; количество единиц в строке подматрицы Н должно быть не более двух; ( не должно быть нулевых строк и столбцов.

Построенная по такому алгоритму

Н подматрица позволяет получить минимальные аппаратурные и временные затраты при обнаружении ошибок до четвертой кратности.

Во всех семидесяти двух вариантах встречаются по две пары кодов, которые при асимметричном характере ошибок не позволяют обнаружить отказ.

Чтобы показать, как можно избавиться от таких случаев рассмотрим все возможные кодовые комбинации и их коды, при использовании для примера одной из Н подматриц, приведенные ниже:

0000 -000

000 t -001

0010 -100

0011 -101

0100 -101

0101 -100

0»0 -001

0111 -000

1000 -010

1001 -0»

lOl0 -»0

10» -111

1100 -»1

1101 -» О

1110 -010

»» -010

888203

010t

Н tt 20 1000

0110

О!01 0101 0101...0101 100

Н = 1000 1000 1000...IOOO 010

0»0 0»0 Ol t0...0110 001

1 2 3

001

100 Поскольку 0000 имеет код 000, то в эту комбинацию перекодировать

01 Π— 101 нельзя

100

001

000

110

011

Код 010 можно перевести в коды с номерами с второго по восьмой, например: М

f. е: (a Î+ ",) щ, M

, = L (a Q (aA a< ra z na) Са ah a а а па )) ааа 1, М = (а эа" D(a„ ла," аа ла )О (aIАа па ла ))аа,Й.

Таким образом, получается три конт- При считывании производится аналорольных разряда, которые позволяют гичная обработка информационных кодов обнаруживать все ошибки в пределах чисел в элементах И 6 и ч.етвертом 7.1, четырех разрядов одного из блоков 1.1- пятом 7.2 и шестом 7.3 формирователях.

1.М. Сформированные подобным образом коды, I

Видно, что коды комбинаций 0000 и 0111, » 11 и 1000 совпадают, а это значит, что эти комбинации не будут различимы при отказах, ибо они могут перейти друг в друга. Чтобы отыскать код 0» 1 его нужно перекодйровать в коды с номерами с девятого по пятнадцатый, например

010 Поскольку 1111 имеет код 010, то в эту комбинацию пекод 000 » 0 рекодировать нельL -а. 3 я, Удобнее всего перевести 000 в Оll,,а

010 в 001, т.е. один из элементов первой груп° е пы И 3 выполняет функцию а la la lа, другой элемент И 3 выполняет функцию а)1а 1а 1а,, где а„,а а,,а, - соответственно первый, второй, третий и чет. вертый разряды одного из блоков 1.1М 1.М, и тогда первый 4.1, второй 4.2 и третий 4.3 формирователи выполняют следующие три функции:

888203

Формула изобретения

Составитель Т ° Зайцева

Техред С. Мигунова Корректор 0 Вилак

Редактор Г.Петрова

Заказ 10732/16 Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4 поступают на формирователь 8, куда поступают, также контрольные коды с блоков 1.1 - 1.М и в случае несовпадения кодов регистрируется ошибка, Таким образом, в запоминающем устройстве с автономным контролем будут обнаруживаться все ошибки кратностью до четырех разрядов.

Технико"экономическое преимущество предлагаемого устройства заключает- о ся в его более высокой по сравнению с прототипом точности автономного контроля, достигаемой эа счет возможности обнаружения многократных ошибок. 15

Запоминающее устройство с автономным контролем, содержащее блоки памя- го ти, формирователи сигналов четности и формирователь сигналов ошибки, причем одни из входов блоков памяти соединены с первой числовой шиной, являющейся входом устройства, и одними 25 из входов первого, второго и третьего формирователей сигналов четности, выходы которых подключены к другим входам блоков памяти, выходы которых соединены с второй числовой шиной, являющейся выходом устройства, и одними из входов четвертого, пятого и шестого формирователей сигналов четности, выходы которых подключены к одним из входов формирователя сигналов ошибки, другие входы которого соединены с выходами контрольных разрядов блоков памяти, о т л и ч а ющ е е с я тем, что, с целью повышения точности контроля, оно содержит две группы элементов И, причем входы элементов И первой группы подключены к одним иэ входов, а выходы - к другим входам первого, второго и третьего формирователей сигналов четности, входы элементов И второй группы соединены с одними из входов, а выходы - с другими входами четвертого, пятого и шестого формирователей сигналов. четности.

Источники информации, принятые во внимание при экспертизе

Патент США и 3573728, кл. 340 - 146.1, опублик. 1971.

2. Электронная промышленность, У 5, 1979, с. 20-22 (прототип)