Устройство преобразования аналога в код

Устройство преобразования аналога в код

Иллюстрации

Показать все

Реферат

 

(72) Авторы изобретеиив

И. Алиев, А. И. Шекиханов и Д. И. Дамиров

Азербайджанский институт нефти и химии им. М. Азизбекова (7 1 ) Зая в и тел ь (54) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ АНАЛОГА В КОД

Изобретение относится к информационно-измерительной технике, а именно к разделу быстродействующих и точных измерительных преобразователей.

Известен преобразователь аналогкод, содержащий двухпозиционный переключатель, подключающий входную шину устройства и выход цифро-аналогового преобразователя (ЦАП) ко входу аналого-цифрового преобразователя (АЦП), соединенного непосредственно и через первый регистр памяти с соответствующими входами первого сумматора, соединенного с первыми входами делительного и множительного блоков, причем другой вход последнего соединен с выходом делительного блока, а выходс входом второго сумматора, другой вход которого через второй регистр памяти соединен с его же выходом, который также соединен со входом ЦАП.

Выход второго регистра памяти не- посредственно и через третий регистр памяти соединен с соответствующими входами третьего сумматора, выход которого подключен ко второму входу делительного устройства. Синхронизация работы переключателя АЦП и всех регистров памяти осуществляется блоком управления P ).

Оценка скорости сходимости итерационного процесса, реализуемого в известном устройстве, имеет вид:

) z„„„„„- z„„ = q.)z „„- z„„)"" где 2 - цифровой эквивалент истинного (без погрешностей) значения входной величины;

1 „- коды, полученные в результате проведения A и и+1 итераций соответ" ст венно; (2 - 2» - абсолютная погрешность определения Z+ на каж" дой итерации. .Данное выражение описывает скорость убывания абсолютной погрешности

890553

Еи - Q (и характеризует быстродействие соответствующего устройства.

При больших погрешностях нелинейности быстродействие устройства оказывается недостаточно высоким.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство преобразования аналога в кад, содержащее двухпозиционный переключатель, входы которого соответственно соединены со входной шиной устройства, первым выходом блока управления и выходом ЦАП, а выходсо входом АЦП, выход которого соединен с первыми входами арифметического блока и сумматора и регистра памяти первого уровня, а также первыми входами первого регистра памяти, выход последнего соединен со вторыми входами сумматора первого уровня, первые выходы регистра памяти первого уровня соединены со вторыми входами арифметического блока того же уровня, пер- вые выходы которого соединены с первыми входами множительного блока первого уровня, вторые входы которого соединены с выходами сумматора того же уровня, а выходы — с первыми входами суммирующего блока, выход которога соединен с третьим входом арифмети че с кого блока, а т а кже входами ЦАП и второго регистра памяти, выходы последнего соединены с другими входами суммирующего блока, а второй вход соединен со вторым выходом блока уп. Равления, третий, четвертый и пятый выходы которого соединены с управляющими входами соответственно АЦП перaoro регистра памяти и регистра памя40 ти уровней, введены К-1 арифметических блоков, множительных блоков,сумматоров, регистров памяти и логических блоков дополнительных уровней, а также дешифратор и счетчик, причем первые входы арифметических блоков каждого из дополнительных уровней соединены с выходом АЦП, вторые входы соединены с выходом регистра памяти своего уровня, третьи входы соединены с первыми выходами арифметических блоков предыдущего уровня, а вторые выходы — с первыми входами множительных блоков своего уровня, другие входы которых соединены с выходами сумматоров своего и всех предыдущих уровней, первые входы дополнительных сумматоров соединены с выходом первого регистра памяти, а вторые входы — с выходами регистров памяти предыдущего уровня соответственно, вход регистра памяти каждого дополнительного уровня соединен с выходом регистра предыдущего уровня, выходы дополнительных множительных блоков через логические блоки соединены с соответствующими входами суммирующего блока, а управляющие входы логических блоков соединены с выходами дешифратора, вход которого соединен с выходом счетчика, вход которого вместе с управляющими входами дополнительных регистров памяти объединен с управляющим входом регистра памяти первого уровня.

На чертеже представлена структурная схема устройства преобразования аналога в код.

Схема содержит двухпозиционный переключатель.1, АЦП 2, регистры памяти 3, 4 = 1, 4 2, ...., 4 = К (где

К - количество уровней обработки) и

5, сумматоры6=1, 6=2, ..., 6

= К, суммирующий блок 7, множительные блоки 8 =1, 8 = 2, ..., 8 К, арифметические блоки 9 =, 1, 9 2, 9 = К, ЦАП 10, логические блоки 11

1, 11 = 2, ..., 11 К, дешифратор

12, счетчик 13 и блок управления 14.

Устройство работает следующим образом.

В исходном состоянии АЦП 2 регистры памяти 3 - 5 установлены в "нуль", переключатель 1 - в положение, при котором преобразуемая величина х подводится ко входу АЦП 2, а на выходе арифметического блока 9 = 1 установлен код единицы.

С помощью АЦП 2 производится аналого-цифровое преобразование входной величины х.

Результат преобразования f(х), выраженный в определенном коде у вводится в регистр памяти 3. Значение кода у, отличающееся от истинного цифрового эквивалента Z измеряемого параметра х на величину погрешности АЦП 2, принимается в качестве кода начального приближения 2„(2о =

= у ). Поэтому код Z с выхода АЦП

2 далее через сумматор 6 = 1, множительный блок 8 = 1 и суммирующий блок

7 переписывается в регистр памяти 5, арифметический блок 9 = 1 и ЦАП 10.

Передаточная характеристика последнего выбрана такой, что образующаяся на его выходе в результате цифра-анало5 890 гового преобразователя однородная с х величина с заданной точностью равна воздействующему на ЦАП 10 коду 2.

Переключатель 1 переводится в положение, при котором выход ЦАП 10 подключается ко входу АЦП 2. Производится аналого-цифровое преобразование выходной величины ЦАП 10, соответствующей значению введенного в него кода начального приближения Za .

Результат преобразования f(Ео), выраженный в коде у (f(Zp) = у ), с выхода АЦП 2 переписывается в регистр памяти 4 = 1, .а также алгебраически суммируется в сумматоре 6 1 с кодом у, хранящимся в регистре памяти 3.

Разность у - у с выхода сумматора 6 1 через множительный блок 8 = (на выходе арифметического блока

9 1 все еще установлен код единицы) складывается в суммирующем блоке

7 с кодом начального приближения Z запомненного ранее в регистре 5. На выходе суммирующего блока 7, таким об разом, образуется код

21 2о y+ уо

Зтот код вводится в арифметический блок 9 = 1, ЦАП 10 и вместо Zp записывается в регистр памяти 5.

Производится аналого-цифровое преобразование сигнала ЦАП 10, соответствующего теперь, введенному в него зНачению кода Z< Результат преобразования f(Z<) = у записывается в арифметический блок 9 = 1, вычисляющий значение первой разделенной разности по формуле

2 в- -2и (2

И - аУя . Ум

Вычисленный код "о) уо умножается в блоке 8 = E на разность у - у,полученную на выходе сумматора 6 = 1. Образующееся на выходе множительного блока 8 = 1 произведение складывается в суммирующем блоке

7 с кодом регистра памяти 5 — 2,!.

S результате получается код первого приближения 2.= «ул у.) (y„- у ) (3)

По команде блока управления 14 в счетчике 13 устанавливается код единицы, подготавливающий с помощью дешифратора 12 логический блок 11 = 2, 553 d что обеспечивает подключение второго уровня обработки. При этом содержимое регистра памяти 4 = 1 сод у,) переписывается в регистр памяти 4 = 2. Содержимое арифметического блока 9 = 1 (разделенная разность Д„(у!,Уо) переписывается в арифметический блок 9 =

= 2. Таким образом осуществляется передача результатов обработки с пер-!

6 вого уровня на второй.

В регистр памяти 4 = 1 первого уровня записывается код Y с вйхода

АЦП 2, а в арифметический блок 9 .= I

ЦАП 10 и регистр памяти 5 с выхода суммирующего блока 7 вводится код первого приближения Z<.

Производится аналого-цифровое преобразование сигнала ЦАП 10, соответ-. ствующего значению кода Z<. Результат

20 преобразования f (Z<) = у поступает на входы алгебраических сумматоров

6 = 1 и 6 = 2, на выходах которых образуются разности у — у и у соот вет ст венно.

2S

Арифметический блок 9 = 1 производит в соответствии с выражением (2) вычисление нового значения разделенной разности щ Л(у у!)

У! Уа

Зто значение вводит арифметический блок 9 = 2, в котором хранится значение первой разделенной разности

Ь,,(; ;у ), полученной на предыдущей итерации и вычисляется вторая разделенная разность по формуле g. y у i yq g,)

Ь4(° > -Я.) 1(vl> >> >) (4) уи-я. уи

В рассматриваемом случае вычислен" ное значение второ разделенной разности равно й>Я.(у у.!, У„)

Ь<(; )- ч(я. <)

Уо У

5О

При этом на выходе множительного блока 8 = 1 образуется произведение у„„(у ;у ) (у -у ), а на выходе множительного блока 8 = 2 - произведение (y y„y ) (y+- „) (y+-y<) *

Указанные произведения суммируются далее s .суммирующем блоке 7 друг с другом, а также с кодом 2,хранящимся в регистре памяти 5. В результате

7 H90S образуется код следующего приближения:

2@+ И1() у у у.1 ) +А у 9 fg Фу ) 1 (у -у. ) (у v ) ° (5)

По команде блока управления 14 в счетчик 13 добавляется единица, код счетчика 13 через дешифратор 12 подготавливает дополнительно логический блок следующего уровня. 16

Передача результатов обработки со второго уровня на третий и с первого уровня на второй производится аналогично рассмотренному.

Дальнейшее наращивание числа уровней обработ ки при водит к тому, что при использовании К-уровневой структуры, итерационная коррекция осуществляется по алгооитму:

26

+ .,р,„д„.,; „, И -Ъ- >

К-1

" .- +- --,((и,Ъ-1,—,Ъ-к) 11„(+- и )1(%-Ъи> где, ь1 РК1и-1 - Ъ-1I.) (6) и

К И 1 ;:.? 1"1 1") 1(И " - 44)

"и есть К-тая разделенная разность.

1,618

2 1., 83929

3,92756

1, 99196

1,99603

1 99803

1,99902

1,99952

96-9

1,983 8

Известно, что для итерационного алгоритма справедлива следующая оценка " корости схОдимОсти: .. 2„,"- 2 1=q (Z„- Z„l ". (7)

:-.1иже приводятся полученные зна :ения показателей -корости сходимости 1, з зависимости от используемого -1исла К уровней обработки (для

ОТ 1 ДО 10).

36

Зэ

46

45 ет. Отсюда следует, что предлагаемое устройство, снабженное несколькими уровнями обработки, обладает значительно большим быстродействием, нежели известное устройство, для которого

К=1.

Приведенная таблица значений,йк показывает также, что уже при К, равном 3 или 4, быстродействие устройства оказывается достаточно высоким.

Предлагаемое устройство в состоянии осуществить аналого-цифровое преобразование любой физической величины, для которой можно построить точный ЦАП и переключатель. Точность преобразования при этом, так же как и в известном устрсйстве, определяется только точностью переключателя 1 и ЦАП 10.

Формула изобретения

Устройство преобразования аналога в код, содержащее двухпозиционный переключатель, входы которого соответственно соединены со входной шиной устройства, первым выходом блока управления и выходом цифро-аналогового преобразователя, а выход — со ,входом АЦП, выход которого соединен с первыми входами арифметического блока и сумматора и регистра памяти первого уровня, а также первыми входами первого регистра памяти, выход йоследнего соединен со вторыми входами сумматора первого уровня, первые выходы регистра памяти первого уровня соединены со вторыми входами арифметического блока того же уровня, первые выходы которого соединены с первыми входами множительного блока первого уровня, вторые входы которого соединены с выходами сумматора того же уровня, а выходы - с первыми входами суммирующего блока, выход которого соединен с третьим входом арифметического блока, а также входами цифро-аналогового преобразователя и второго регистра памяти, выходы последнего соединены с другими входами суммирующего блока, а второй вход соединен со вторым выходом блока управКак видно из таблицы, с ростом

-1исла уровней обработки К, используемых предлагаемым устройством, покаэател ь <9, характеризующий быстродействие устройства, также возрасталения, третий, четвертый и пятый вы. ходы которого соединены с управляющими входами соответственно АЦП первого регистра памяти и регистра памяти уровней, о т л и ч а ю щ е е с я

0553

9 89 тем, что, с целью повышения быстродействия, введены К - 1 арифметических блоков, множительных блоков, сумматоров, регистров памяти и логических блоков дополнительных уровней, а также дешифратор и счетчик, причем первые входы арифметических бло" ков каждого из дополнительных уровней соединены с выходом АЦП, вторые входы соединены с выходом регистра памяти своего уровня, третьи входы соединены с первыми выходами арифметических блоков предыдущего уровня, а вторые выходы " с первыми входами множительных блоков своего уровня, другие входы которых соединены с выходами сумматоров своего и всех предыдущих уровней, первые входы дополнительных сумматоров соединены с выходом первого регистра памяти, а вторые, входы - с выходами регистров памяти предыдущего уровня соответственно, вход регистра памяти каждого дополни" тельного уровня соединен с выходом ре ги стра -предыдуще го уровня, выходы дополнительных множительных блоков через логические блоки соединены с соответствующими входами суммирующего блока, а управляющие входы логических блоков соединены с выходами ф дешифратора, вход которого соединен с выходом счетчика, вход которого вместе с управляющими входами дополнительных регистров памяти обьединен с управляющим входом регистра памяти з первого уровня.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

gy no заявке М 2680010/21, кл. Н 03 К 13/02, 01.11.78.

89О553

Составитель Л. Беляева

Техред А. Бабинец Корректор Н. Стец

Редактор Н. Ромжа филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Закаэ 11024/86 Тираж 991 . Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5