Следящий аналого-цифровой преобразователь

Следящий аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

(72) Автор ° изобретения

В. Э. Балтрашевич

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (7!} Заявитель (54) СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к аналого-цифровым преобразователям и может быть использовано в области связи, вычислительной и измерительной технике, а также в автоматизированных системах управления технологическими процессами н системах автоматизации научных исследований.

Известен следящий аналого-цифровой преобразователь, содержащий блок сравнения, аналоговый запоминающий

10 блок, цифроаналоговый преобразователь, реверсивный счетчик, первый логический блок, второй логический блок, распределитель импульсов, блок поиска поддиапазона, третий логичес1$ кий блок, генератор тактовых импульсов, первый, второй, третий триггеры, причем первый вход блока сравнения соединен с выходом аналогового

20 запоминающего блока, вход которого соединен с источником входного сигнала, второй вход блока сравнения соединен с выходом цифроаналогового преобразователя, цифровые входы которого соединены с выходами разрядов реверсивного счетчика, выход блока сравнения соединен с первым входом первого логического блока, второй вход которого соединен с единичным выходом триггера переполнения реверсивного счетчика, выходы разрядов реверсивного счетчика соединены с первой группой входов второго логического блока 6, вторая группа входов которой соединена с выходами соответствующих разрядов распределителя импульсов, первая группа выходов второго логического блока соединена со счетными входами соответствующих разрядов реверсивного счетчика, первый выход первого логического блока соединен с третьим входом блока поиска поддиапазона и со вторым входом третьего лугического блока, второй и третий выходы первого логического блока соединены со входами установки

1режима реверсивного счетчика, пер892702

SS вый вход блока поиска поддиапаэона соединен с первым входом третьего логического блока и с единичным выходом последнего (младшего) разряда распределителя импульсов, второй вход соединен с первым выходом второго логического блока, четвертый вход соединен с третьим входом третьего логического блока и с выходом генератора тактовых импульсов, пятый вход соединен с единичным выходом первого триггера, первый выход соединен со вторым входом второго логического

5лока, второй выход соединен с единичным входом второго триггера и с первым входом второго логического блока, третий выход соединен с четвертым входом второго логического блока,чет, I вертый выход соединен с единичным входом третьего триггера, пятый вы.ход соединен с нулевым входом первого триггера, четвертый вход третьего логи"

: ческого блока соединен с единичным выходом второго триггера, первый и второй выходы третьего логического блока соеди-,:pS иены соответственно с третьим и пятым входами второго логического блока, а третий выход третьего логического блока соединен с нулевым входом второго триггера и с единичным входом третьего триггера, нулевой вход которого соединен с шиной "Сброс флага", а единичный выход которого соединен с шиной Готовность", второй и третий выходы второго логического блока соединены соответственно со входами

3S сдвига вправо и влево распределителя импульсов, единичный вход первого триггера соединен с управляющим входом аналогового запоминающего блока и с шиной "Запуск".

Сущность работы известного устройства заключается в том, что новое преобразование учитывает предыдущее значение сигнала и начиная от него ищется новое значение сигнала. При этом

43 вначале определяется поддиапазон расположения сигнала, а затем поразряд- ным методом определяется точное значение сигнала (1j.

Недостатком известного устройства является большое время преобразования обусловленное тем, что поиск поддиапаэона всегда начинается с минимального шага квантования равного кванту, т.е. не учитывается скорость изменения входного сигнала. Так, например, если скорость сигнала вели4 ка, то поиск его в прежнем кванте приводит к бесполезной потере времени, Скорость изменения сигнала должна учитываться при выборе начального шага квантования при поиске поддиапаэона. Очевидно, что уменьшить время преобразования можно, если учитывать при преобразовании нового значения сигнала не только предыдущее значение сигнала, но и предыдущее значение скорости изменения сигнала.

Цель изобретения — уменьшение времени преобразования.

Поставленная цель достигается тем

t что в следящий аналого-цифровой преобразователь, содержащий блок сравкения, первый вход которого соединен с выходом аналогового запоминающего блока, вход которого соединен с источником входного сигнала, второй вход блока сравнения соединен с выходом цифроаналогового преобразователя, цифровые входы которого соединены с выходами разрядов реверсивного счетчика, выход блока сравнения соединен с первым входом первого логического блока, второй вход которого соединен с единичным выходом триггера переполнения реверсивного счетчика, выходы разрядов реверсивного счетчика соединены с первой группой входов второго логического блока, вторая группа входов которого соединена с выходами соответствующих разрядов распределителя импульсов, а первая группа выходов соединена со счетными входами соответствующих разрядов реверсивного счетчика, первый выход первого логического блока соединен с первым входом блока поиска поддиапазона и с первым входом третьего логического блока, второй и третий выходы первЬго логического блока соединены со входами установки режима реверсивного счетчика, второй вход блока поиска поддиапазона соединен со вторым входом третьего логического блока и с единичным выходом младшего разряда распределителя импульсов, третий вход соединен со вторым выходом второго логического блока, чет. вертый вход соединен с третьим входом третьего логического блока и с выходом генератора тактовых импульсов

t пятый вход соединен с единичным выходом первого триггера, первый выход соединен с третьим входом второго логического блока, второй выхоп соепи892702

С приходом сигнала "Пуск" производится переписывание содержимого регистра 14 в распределитель 7 импульсов, а также с помощью четвертого логического блока 15 производится обнуление разрядов реверсивного счетчика 4 более младших, чем разряд, содержащий единицу в регистре 14. После этого на выходе элемента 16 задержки, вырабатывается сигнал "Запуск", по которому аналоговый запоминающий блок 2 запоминает текущее значение сигнала, а также устанавливаются в

"1" первый ll и четвертый 18 триггеры, которые соответственно включают блок 8 поиска поддиапазона 8 и блок 17 нен с единичным входом второго триггера и с четвертым входом второго логического блока, третий выход соединен с пятым входом последнего, четвертый выход соединен с первым еди- 5 ничным входом третьего триггера, пятый выход соединен с нулевым входом первого триггера,.при этом четвертый вход третьего логического блока соединен с единичным выходом второго триггера, первый и второй выходы соединены соответственно с шестым и седьмым входами второго логического блока, а третий выход соединен с ну-. левым входом второго триггера и со вторым единичным входом третьего триггера, нулевой вход которого соединен с шиной Сброс флага", а единичный выход которого соединен с шиной

"Готовность", третий и четвертый выходы второго логического блока соединены соответственно со входами сдвига вправо и влево распределителя импульсов, единичный вход первого триггера соединен с управляющим входом аналого- вого запоминающего блока, введены блок оценки скорости, регистр, четвертый триггер, четвертый логический блок и элемент задержки, причем цифровые входы регистра соединены с выходами соответствующих разрядов рас-. пределителя импульсов, цифровые выходы регистра соединены с установочными входами соответствующих разрядов распределителя импульсов и с цифровыми 35 входами четвертого логического блока, выходы которого соединены с установоч ными входами соответствующих разрядов реверсивного счетчика, управляющий вход четвертого логического блока со- gy единен с первым управляющим входом регистра, со входом элемента задержки и с шиной "Пуск", выход элемента задержки соединен с единичными входами первого и четвертого триггеров, второй управляющий вход регистра соединен с выходом блока оценки скорости и с нулевым входом четвертого триггера, единичный выход которого соединен с первым входом блока оценки скорости, второй вход которого соединен со вторым выходом второго логического блока, третий вход соединен с выходом младшего разряда распределителя импульсов, четвертый вход соединен с первым выходом первого логического блока, а пятый вход соединен с выходом генератора тактовых импульms, На чертеже представлена функциональная схема следящего аналого-цифрового преобразователя.

Устройство содержит блок 1 сравнения, аналоговый запоминающий блок 2, цифроаналоговый преобразователь 3, реверсивный счетчик 4, первый логический блок" 5, второй логический блок 6, распределитель 7 импульсов, блок 8 поиска поддиапазона, третий логический блок 9, генератор 10 тактовых импульсов, первый, второй и третий триггеры 11,12 и 13,регистр 14, четвертый логический блок 15, элемент 16 задержки, блок 17 оценки скорости, четвертый триггер 18, шину !9

"Готовность", шину 20 "Сброс флага", шину 21 "Пуск", шину 22 входного сигнала, Сущность предлагаемого решения заключается в том, что при преобразовании нового значения сигнала учитывается не только предыдущее значение сигнала, но и предыдущее значение ско" рости изменения сигнала. Для хранения предыдущего значения скорости используется регистр 14, а для управления по-. иском значения скорости используется блок 17 оценки скорости.

Устройство работает следующим образом.

Перед началом работы сигнал начальной установки устанавливает первый ll, второй 12, третий 13 и четвертый 18 триггеры в нулевое состояние, распределитель 7 импульсов в любое состояние, реверсивный счетчик 4 может быть установлен в любое состояние с обнуленным старшим разрядом. В регистр 14 засылается код с единицей в одном из разрядов. Цепи начальной установки не показаны.

892702

8 оценки скорости. После того как будет оценена скорость входного сигнапапо сигналу на выходе блока оцен-. ки скорости содержимое распределителя 7 импульсов переписывается в регистр 14, сбрасывается в "0" четвертый триггер 18, прекращая работу блока 17 оценки скорости.

Работа предлагаемого устройства .по определению значения сигнала совпа- 1о дает с работой известного эа исключением того факта, что поиск поддиапазона начинается не с минимального шага квантования (как в известном), а с: промежуточного шага квантования, величина которого определяется скоростью входного сигнала и хранится в регистре 14. формула изобретения

Следящий аналого-цифровой преобразователь содержит блок сравнения, первый вход которого соединен с выхо25 дом аналогового запоминающего блока, вход которого соединен с источником входного сигнала, второй вход блока сравнения соединен с выходом цифроаналогового преобразователя, цифро30 вые входы которого соединены с выхода.ми разрядов реверсивного счетчика, выход блока сравнения соединен с первым входом первого логического блока, второй вход которого соединен с единичным выходом триггера переполнения реверсивного счетчика, выходы разрядов реверсивного счетчика соединены с первой группой входов второго логического блока, вторая группа входов которого соединена с выходами соответствующих разрядов распределителя импульсов, а первая группа выходов соединена со счетными вхрдавы соответствующих разрядов реверсивного счетчика, первый выход первого логическо- 4З го блрка соединен с первым входом блока поиска поддиапазона и с первым входом третьего логического блока, второй и третий выходы первого логического блока соединены со входами уста- Ж новки режима реверсивного счетчика, второй вход блока поиска поддиапазона соединен со вторым входом третьего логического блока и с единичным ,выходом младшего разряда распредели-,53 теля импульсов, третий вход соединен .со вторым выходом второго логического блока, четвертый вход соединен с третьим входом третьего логического блока и с выходом генератора тактовых импульсов, пятый вход соединен с единичным выходом первого триггера, первый выход соединен с третьим входом второго логическог6 блока, второй выход соединен с единичным входом второго триггера и с четвертым входом . второго логического блока, третий выход соединен с пятым входом последнего, четвертый выход соединен с пер-. вым единичным входом третьего триггера, пятый выход соединен с нулевыми входом первого триггера, при этом четвертый вход третьего логическЬго блока соединен с единичным выходом второго триггера, первый и второй выходы соединены соответственно с шестым и седьмым входами второго логического блока, а третий выход соединен с нулевым входом второго триггера и со вторым единичным входом третьего триггера, нулевой вход которого соединен с шиной "Сброс флага", а единичный выход которого соединен с шиной "Готовность", третий и четвертый выходы второго логического блока соединены соответственно со входами сдвига вправо и влево распределителя импульсов, единичный вход первого триггера соединен с управляющим входом аналогового запоминающего блока, отличающийся тем, что, с целью уменьшения времени преобразования, введены блок оценки скорос1 ти, регистр, четвертый триггер, четвертый логический блок и элемент задержки, причем цифровые входы.регистра соединены с выходами соответствующих разрядов распределителя импуль- сов, цифровые выходЫ регистра соеди-. нены с установочными входами соответствующих разрядов распределителя им пульсов и с цифровыми входами четвертого логического блока, выходы которого соединены с установочными входами соответствующих разрядов реверсивI ного счетчика, управляющий вход четвертого: логического блока соединен с первым управляющим входом регистра, со входом элемента задержки и с ши« ной "Пуск", выход элемента задержки соединен с единичными входами первого и четвертого триггеров, второй управляющий вход регистра соединен с выходом блока оценки скорости и с ну" левым входом четвертого триггера, единичный выход которого соединен с пер89270

Составитель Л. Беляева

Т. Маточка Корректор Н. Стец

Редактор Г. Волкова Техоед

Заказ 11283/85 Тираж 991 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открь1тий

4 5

113035, Москва Ж-35 Раушская наб.д д. /

Филиал ППП "Па нт" г. Ужгород, ул. Проектная, 4 ате вым входом блока оценки скорости, второй вход которого соединен со вторым выходом второго логического блока, третий вход соединен с выходом младшего разряда распределителя им- 5 пульсов, четвертый вход соединен с первым выходом первого логического

2 10 блока, а пятый вход соединен с выходом генератора тактовых импульсов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке Р 2745134/21, кл. Н 03 К 13/02, 12.04.79.