Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

CoIo3 CoQoTcNNx

Соцмапнстичвсииа

Рвспубпии

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. саид-ву— (22) Заявлено 03.04.80 (21) 2902294/18-24 с присоединением заявки Ж— (28) Приоритет— (51) М. Кл.

G ll С 7/00

Гееударетваняый квмятет

СССР ае делам язебретеякй к атааа» (5З) CL 681,327..6 (088.8) Опубликовано 30.12.81. Бюллетень М 48

Дата опубликовании описания 30.12.81 (72) Авторы изобретения

В. А. Яцкевич и В. А. Яцкевич

Гомельский государственный университет (7I) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной тех нике и может быть использовано в запоминающих устройствах вычислительных комплексов.

Известны постоянные запоминающие устройства, содержащие ячейки запоминающих элементов и устройство управления, обеспечивающее поиск и считывание информации. Устройство управления состоит иэ регистра адреса, дешифратора и усилителей считывания. Дешифратор в соответствии с кодом адреса выбирает одну ячейку, а усилители считывания усиливают сиг1О нал с этой ячейки до необходимого уровня (1).

Недостаток известных устройств заключается в том, что обращение к ячейке запоминающих элементов и считывание информации одновременно может происходить только по одному ад.13 ресу. При обращении по разным адресам считывание информации происходит последовательно, при этом суммарное время выборки имеет больпюе значение.

Наиболее близкой по технической сущности к предлагаемому устройству является матрица с пословной выборкой и одной ступенью дешифрации, содержащая запоминающие элементь1, входы которых подключены адресными шинами разных координат к выходу дешифратора адреса, а выходы соединены общей разрядной шиной, щщгой конец которой присоединен ко входу блока считывания. При поступлении на дешифратор адреса кода адреса возбуждается определенная шина дешифратора и состояние (логический "0" или "1") с запоминающего элемента, подключенного к данной адресной шине может бьиь считано по общей разрядной шине (2).

Указанное устройство обеспечивает обращение к запоминающим элементам и считывание информации в каждый момент времени только по одному адресу. Обращаться и считывать информацию независимо и одновременно по разнь|м адресам невозможно.

Таким образом общее время выборки по разным адресам имеет большое значение и определяется суммой времени выборки по каждому адресу отдельно.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее элементы

894789 l0

25

3О

40 памяти, выходы которых подключены ко входу блока считывания, адресный блок, дополнительно введены дополнительные блоки считывания, входы которых подключены ко входу блока считывания, аналоговые сумматоры, выходы которых подключены ко входам соответствующих элементов памяти, а одни входы— к выходам адресного блока, и дополнительные адресные блоки, выходы которых подключены к соответствующим другим входам аналоговых сумматоров.

Кроме того, элемент памяти содержит ключ. триггер и согласующий элемент, вход которого подключен к выходу ключа, а вход ключа подключен к выходу триггера.

Адресный блок содержит ключи, дешифратор и генератор, выход которого подключен к одним входам ключей, вторые входы ключей подключены к соответствующим выходам дешифратора.

Блок считывания содержит последовательно соединенные полосовой фильтр и преобразователь уровня.

На чертеже представлена схема изобретения.

Устройство содержит адресные блоки 1, аналоговые сумматоры 2, адресные шины 3, элементы 4 памяти, общую разрядную шину 5, блоки 6 считывания, ключи 7, дешифратор 8, генератор 9, ключи 10, триггер 11, согласующие элементы 12, полосовые фильтры 13, преобразователи 14 уровня.

Устройство работает следующим образом.

В устройстве количество адресных блоков 1 равно количеству блоков 6 считывания. В состав каждого адресного блока 1 входит генератор 9, причем значения частот генераторов 9 не равны между собой. В состав каждого блока 6 считывания входит полосовой фильтр 13, В полосе пропускания фильтров 13 находятся соответственно частоты генератора 9 блока адреса 1.

В режиме считывания при поступлении кодов адреса на вход одного или нескольких адресных блоков 1 на соответствующих выходных шинах каждого из них появляется гармоническое колебание с частотой, определяемой генератором 9 данного адресного блока 1. Эти колебания поступают на входы соответствующих аналоговых сумматоров 2 данной координаты, с выхода которых сигналы, равные сумме входных гармонических колебаний, поступают на входы элементов 4 памяти. В зависимости от состояния опрашиваемых элементов 4 памяти входные сигналы появляются или не появляются на их выходах. Сигналы с выходов опрашиваемых эле- у5 ментов 4 памяти через общую шину 5 поступают на входы блоков 6 считывания, в которых осуществляется частотная селекция вход4 ных сигналов и преобразование выделенных сигналов в логический уровень.

Одновременное независимое обращение по одному или разным адресам элементов 4 памяти путем подачи кодов адре=а на определенное количество адресных блоков 1 и определение состояния этих элементов 4 на выходах блоков 6 считывания обеспечивается тем, что адресные блоки 1 вырабатывают сигналы опроса в виде гармонических колебаний разных частот, имеющих различный спектр, а выделение этих ситналов из общего происходит за счет частотного разделения системой полосовых фильтров

13 в блоках 6 считывания, Каждому адресному блоку 1 соответствует один блок 6 считывания, полосовой фильтр 13 которого пропускает сигналы с частотой задающего генератора 9 данного блока 1 адреса. Рассмотрим их работу более подробно.

При поступлении кода адреса на вход дешифратора 8 на одном из его выходов появляется логический сигнал, который поступает на первый вход соответствующего ключа 7.

На вторые входы последнего поступает гармоническое колебание с частотой генератора 9.

Логический сигнал с выхода дешифратора 8 яв. ляется разрешающим для ключа 7 и гармоническое колебание появляется íà его выходе, т.е. на выходной шине блока 1 адреса. Это колебание поступает на вход аналогового сумматора 2 данной координаты и с его выхода по адресной шине 3 поступает на вход элемента 4 памяти. В триггере элемента 4 памяти хранится 1 бит информации. Если триггер находится в нулевом состоянии, то ключ 10 закрыт и на его выход никакие сигналы не проходят, а если в триггере 11 хранится логическая "1", то сигнал с последнего поступает на ключ 10 и держит его в открытом состоянии. В этом случае входной сигнал через ключ 10 и согласующий элемент 12 поступает в общую разрядную шину 5, с выхода которой сигнал поступает на входы блоков 6 считывания, причем входом каждого блока 6 считывания является полосовой фильтр 13. Гармоническое колебание появится на выходе толь. ко того полосового фильтра, в полосе пропускания которого находится частота данного колебания, т.е. частота задающего генератора 9 блока адреса 1. Далее этот сигнал с выхода фильтра 13 поступает на вход преобразователя

14 уровня, на выходе которого он преобразуется в логический сигнал.

Использование в устройстве в качестве сигналов опроса гармонических колебаний разных частот и их частотное разделение на выходе общей разрядной шины 5 позволяет одновременно обращаться и считывать информацию со многих элементов 4 памяти по негасимым кана894789 ром. При этом поле памяти, образованное иэ зле ментов 4 памяти, остается общим, Применение предлагаемого запоминающего устройства позволяет существенно уменьшить общее время выборки, т.е. повысить его быстродействие, при этом отпадает необходимость поочередного обращения к общему полю памяти и установлению приоритета при обращении. Независимость обращения в предлагаемом устройстве позволяет использовать его в качестве запоминающего устройства в системах с боль-! шим количеством конфликтных ситуаций при обращении в память.

Формула изобретения

1. Запоминающее устройство, содержащее элементы памяти, выходы которых подключены ко входу блока считывания, адресный блок о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дополнительные блоки считывания, входы которых подключены ко входу блока считывания, аналоговые сумматоры, выходы которых подключены ко входам соответствующих элементов памяти, а одни входы — к выходам адресного блока, и дополнительные адресные блоки, выходы которых подключены к соответствующим другим входам аналоговых сумматоров.

2. Устройство по и. 1, о т л и ч а ю щ ее с я тем, по элемент памяти содержит ключ, триггер и согласующий элемент, вход которого подключен к выходу ключа, а вход ключа подключен к выходу триггера. 4 3. Устройство по п. 1, о т л и ч а ю щ ееся тем,,что адресный блок содержит ключи, дешифратор и генератор, выход которого подключен к одним входам ключей, вторые входы ключей подключены к соответствующим выходам дешифратора.

4. Устройство по п. 1, о т л и ч а ю щ ее с я тем, что блок считывания содержит последовательно соединенные полосовой фильтр и преобразователь уровня.

34 Источники информации, принятые во внимание при экспертизе

1. Гольденберг Л. М. и др. Цифровые устройства на интегральных схемах в технике связи. М., "Связь", 1979, с, 101. у4 2.Аналоговые и цифровые интегральные схемы.Под ред. С.В.Якубовского.М., "Советское радио", 1979, с. 131 {прототип).