Многоканальное приоритетное устройство

Иллюстрации

Многоканальное приоритетное устройство (патент 896624)
Многоканальное приоритетное устройство (патент 896624)
Многоканальное приоритетное устройство (патент 896624)
Многоканальное приоритетное устройство (патент 896624)
Показать все

Реферат

 

Союз Советских

Социалистических

Республик

<))) 896624

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОУСКОМУ СВИ ЕТИЛЬСТВУ (61) Дополнительное к ввт. свид-ву (22) Заявлено 13. 03. 80 (21) 2893703/I8-24 с присоединением заявки Йо (23) Приоритет

Опубликовано 07.0132. Ьюллвт®Hb 891

Дата опубликования описания 07. 01. 8.2 (я)м. к,.з

G 06 F 9/46

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 881.325 (088.8) (54) МНОГОКАНАЛЬНОЕ ПРИОРИТЕТНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах,содержащих несколько активных источников информации, подключенных к устройству общего пользования, например общей памяти.

Известно устройство приоритетного подключения процессоров к общей магистрали содержащее блок формирования разрешений н блок маскирования, элементы И-НЕ и рлок управления (1).

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство, содержащее два регистра, счетчик, дешифратор, элемент И, триггер,каналы, а в каждом канале — элементы

ИЛИ, ИЛИ-НЕ, 2И-ИЛИ. 20

Недостатком таких устройств является низкое быстродействие.

Цель .изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в многоканальное приоритетное устройство, содержащее входной и выходной регистры, счетчик, дешифратор, элемент задержки, триггер, элемент

И, элемент ИЛИ-НЕ, три канала, каж- З0 дый из которых содержит элемент ИЛИ, элемент ИЛИ-НЕ и элемент 2И-ИЛИ,причем выходы элементов ИЛИ и ИЛИ-НЕ каждого канала соединены соответственно с первыми входами элемента

2И-ИЛИ своего канала, выходы элементов 2И-ИЛИ каналов соединены с соответствующими информационными входами счетчика, тактовый вход счетчика через элемент задержки соединен с первым тактовым входом устройства и тактовым входом входного регистра, выход триггера соединен с первым управляющим входом счетчика, группа выходов счетчика соединена с группой информационных выходов дешифратора, управляющий вход дешифратора соединен с выходом элемента И, нулевой вход триггера и первый вход элемента И соединены со вторым тактовым входом устройства, тактовый вход триггера и второй вход элемента И соединены с выходом элемента

ИЛИ"НЕ, единичный вход триггера соединен со входом-логической единицы устройства, группа выходов дешифратора соединена с группой управляющих входов выходного регистра, с первого по четвертый и с пятого по восьмой разрядные выходы группы вы896624

40 ходов входного регистра соединены соответственно с группами входов элементов ИЛИ и ИЛИ-НЕ первого канала, первый, второй, пятый, шестой и третий, четвертый, седьмой, восьмой разрядные выходы группы разрядных выходов входного регистра соединены соответственно с группами входов элементов ИЛИ и ИЛИ-НЕ второго канала, группа информационных вхо-, дов входного регистра является груп пой входов устройства, первый,тре- 1© тий, пятый, седьмой и второй, четвертый, шестой, восьмой разрядные выходы группы выходов входного регистра соединены с группами входов соответственно элементов ИЛИ и ИЛИ-НЕ третьего канала, группа разрядных. выходов выходного регистра соединена с группой входов элемента ИЛИ-НЕ и группой выходов устройства, группа выходов входного регистра соединена с группой информационных входов выходного регистра, введены делитель частоты и распределитель импульсов. Вход делителя частоты соединен с первым тактовым входом устройства, выход — со входом распределителя импульсов.Первый и второй выходы распределителя соединены со вторыми входами элемента 2И-ИЛИ первого канала, третий и четвертый выходы — со вторыми входагли элементов 2И-ИЛИ второго и треть-30 его каналов, третий выход — co вторым управляюгг;им входом счетчика.

На чертеже представлена структурная схема устройства.

Устройство содержит входной регистр 1, выходной регистр 2, группу входов 3 устройства., группу выходов

4 устройства, каналы 5, элементы

2И-ИЛИ б каналов, распределитель 7 импульсов, делитель 8 частоты, тактовые входы 9 и 10 устройства, элемент 11 задержки, счетчик 12, дешифратор 13, элемент И 14, триггер 15, вход 16 логической единицы устройства, элемент ИЛИ-HE 17, элементы ИЛИ

18 каналов, элементы ИЛИ-НЕ 19 каналов, тактовый вход 20 счетчика, управляющие входы 21 и 22 счетчика.

Устройство работает следующим образом.

По синхросигналу, поступающему на вход 9, информация с группы входов 3 принимается в регистр 1.

Триггер 15 сбрасывается по сигналу логической единицы на входе 16 и тактовому импульсу к входу 10.

Изменение состояния счетчика 12 происходит под действием сигнала на входе 20. Если к моменту прихода этого сигнала на входе 21 присутствует единйца, то в счетчик заносится новая информация, если на входе 21 нуль, то содержимое счетчика 12 увеличивается или уменьшается на едини,цу в зависимости от сигнала на входе 22. При наличии нуля на этом входе единица прибавляется к содержимому счетчика, при наличии единицы на входе 22 единица вычитается.

Дешифратор 13 при наличии нуля на выходе элемента 14 закрыт, на всех его выходах — нули. При появлении единицы на выходе элемента 14 на одном из выходов дешифратора появляется единица, позиция которой определяется входным кодом.

Распределитель 7 импульсов предназначен для периодической смены режимов работы устройства, характеризующихся определенным соотношением приоритетов входных сигналов.

Элемент 11 предназначен для управления работой счетчика 12, элемент 2И-ИЛИ б — для передачи информации на информационные входы счетчика. Делитель 8 частоты предназначен для управления работой распределителя 7. Через каналы 5, в состав которых входят элементы 2И-ИЛИ б, элементы ИЛИ 18, элементы ИЛИ-НЕ 19, осуществляется передача содержимого регистра 1 в счетчик 12.

При работе системы, включающей данное многоканальное приоритетное устройство, активный блок, например процессор, инициирующий обмен с устройством общего пользования, при отсутствии относящегося с нему сигнала разрешения на одном из выходов 4, формирует сигнал запроса, который поступает на соответствующий вход 3. Получив сигнал разрешения, активный блок, не снимая сигнала запроса, производит обмен с устройством общего пользования и по окончании обмена снимает запрос.

В ответ на снятие запроса снимается сигнал разрешения, после чего производятся анализ накопившихся запросов, выбор одного из них (в зависимости от приоритета запросов и от состояния выходов распределителя 7), выдача решения на один из выходов 4 и подключение очередного активного блока н устройству общего пользования.

Окончание предыдущего обмена активного устройства с устройством общего пользования завершается снятием запроса с одного из входов 3.

По сигналу со входа 9 один из триггеров регистра 1, хранящий соответствующий запрос, переходит в нулевое состояние, остальные триггеры регистра 1 фиксируют накопившиеся запросы. Сброс триггера регистра 1 вызывает сброс соответствующего триггера регистра 2, т.е. снятие сигнала разрешения для соответствующего активного устройства. При этом на выходе элемента 17 формируется единица. Этот сигнал переводит триггер

15 в единичное состояние. К этому моменту сигнал 9, пройдя через элемент 11 задержки, поступает на вход

896624.20 счетчика 12, разрешая прием информации с информационных входов счетчика 12. После этого на вход триггера 15 со входа 10 поступает сигнал, который сбрасывает триггер

15 в нулевое состояние через элемент 14 открывает дешифратор 13.

Сигнал с одного иэ выходов дешифратора поступает на соответствующий управляемый вход регистра 2. ,Если на каком-либо информационном 1п входе регистра 2 присутствует сигнал запроса, то соответствующий триггер регйстра 2 устанавливается в состояние "единица", и на одном из выходов 4 формируется сигнал разрешения. После этого дешифратор 13 закрывается, так как на выходе элемента 17 будет "нуль".

Таким образом, быстродействие предлагаемого устройства повышено.

Формула изобретения многоканальное приоритетное устройство, содержащее входной и выход- 1 ной регистры, счетчик, дешифратор, элемент задержки, триггер, элемент И, элемент ИЛИ-НЕ, три канала, каждый из которых содержит элемент ИЛИ, элемент ИЛИ-HE и элемент 2И-ИЛИ при30 чем выходы элементов ИЛИ и ИЛИ-НЕ каждого канала соединены соответственно с первыми входами элемента

2И-ИЛИ своего канала, выходы элементов 2И-ИЛИ каналов соединены с соответствующими информационными входами счетчика, тактовый вход счетчика через элемент задержки соединен с первым тактовым входом устройства и тактовым входом входного регистра,выход триггера соединен с первым уп- 40 равляющим входом счетчика, группа выходов счетчика соединена с групйой информационных выходов дешифратора, управляющий вход дешифратора соелинеи с выходом элемента И, нулевой вход триггера и первый вход элемента И соединены со вторым тактовым входом устройства, тактовый вход триггера и второй вход элемента И соединены с выходом элемента ИЛИ-НЕ, едииичный вход триггера соединен со входом логической единицы устройства, группа выходов дешифратора соединена с группой управляющих входов выходного регистра, с первого по четвертый и с пятого по восьмой разрядные выходы группы выходов входного регистра соединены соответственно с группами входов элементов ИЛИ и ИЛИ-НЕ первого канала, первый, второй, пятый, шестой и третий, четвертый, седьмой, восьмой разрядные выходы группы разрядных выходов входного регистра соединены соответственно с группами входов элементов ИЛИ и ИЛИ-НЕ второго канала, группа информационных входов входного регистра является группой входов устройства, первый,третий, пятый, седьмой и второй, четвертый, шестой, восьмой разрядные выходы группы выходов входного регистра соединены с группами входов соОтветственно элементов ИЛИ и ИЛИ-HE третьего канала, группа разрядных выходов выхолного регистра соединена с группой входов элемента ИЛИ-НЕ и группой выходов устройства, группа выходов входного регистра соединена с группой информационных входов выходного регистра, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, устройство содержит делитель частоты и ра1спределитель импульсов, причем вход делителя частоты соединен с первым тактовым входом устройства, выходсо входом распределителя импульсов, первый и второй выходы распределителя соединены со вторыми входами элемента 2И-ИЛИ первого канала,третий и четвертый выходы — со вторыми входами элементов 2И-ИЛИ второго и третьего каналов, третий выход— со вторым управляющим входом счетчикаi

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке 9 2700938/19-24, кл. 6 06 F 9/46, 1978.

2. Авторское свидетельство по заявке Р 2764576/18-24, кл. 6 06 F 9/46, 1979 (прототип).

896624. Заказ 11699/37

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Ьс

Составитель М. Кудряшев

Редактор Л. Горбунова Техред А.дч Корректор М. Пожо