Микропрограммный процессор

Микропрограммный процессор

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Соцналнстнческнх

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополиительмое к авт. саид-ву (22) Заявлено 280480 (2!) 2915887/18-24 (5 )М. Kh.

G 06 F 15/00

G F 11/00 с присоединением заявки Йо (23) Приоритет

Государственнмя комнтет

СССР по делам нзобретеннй н открытнй

Опубликовано 0701р2 Бюллетень Н9 1 (53) У@К 881.a25 (088.8) Дата опубликования описания 07. 01. 82

72) Авторы ченко,С.H.Têà÷åíêî (54 } ИИКРОПРОГРАММНИИ ПРОЦЕССОР

Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании микропрограммных процессов вычисли5 тельных и управляющих систем с высо- кой достоверностью функционирования.

Известен микропрограммный процессор с контролем, содержащий операционный блок, блок памяти микропрограмм, регистры адреса и микрокоманд, счетчик микрокоманд, триггер фиксации сбоя, элементы И, ИЛИ и НЕ f,1).

Недостатки данного микропрограммного процессора — низкие оперативность и достоверность контроля, обусловленные отсутствием контроля ветвлений и формированием результата проверки после окончания микропрограммы.

Наиболее близок к предлагаемому по технической сущности и достигае. мому результату микропрограммный процессор, содержащий операционный блок, блок памяти микропрограмм, регистр адреса, регистр микрокоманд, регистр логических условий, счетчик микрокоманд, блок анализа, триггер фиксации сбоя, два блока элементов И, первый элемент ИЛИ, элемент НЕ, причем вход кода операции процессора соединен с первыми входами операционного блока и первого блока элементов И, второй вход которого соединен с первым выходом операционного блока и первым входом. первого элемента ИЛИ, второй вход которого соединен со вторым выходом операционного блока и .установочным входом регистра адреса,.первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков элементов И, а выход регистра адреса через блок памяти микропрограмм - co входом регистра микрокоманд, первый выход которого соединен со вторым входом операционного блока, а второй выход — с первым входом второго блока элементов И, второй вход которого через элемент НЕ соединен с выходом первого элемента ИЛИ и установочными входами регистра логических условий и счетчика микрокоманд, счетный вход которого соединен со вторым входом блока памяти микропрограмм и третьим выходом операционного блоха, четвертый выход которого соединен с информационным входом регистра логических условий, выход которого соединен с первым входом блока анализа, второй вход которого соединен с вы896629 ходом счетчика микрокоманд, а выход — с единичным входом триггера фиксации сбоя, единичный выход которого. соединен с третьим входом olleрационного блока (2).

Недостатком указанного устройства является низние оперативность конт-, роля и достоверность функционирования. ,Цель изобретения — повышение достоверности функционирования и оперативности контроля.

Поставленная цель достигается тем, что микропрограммный процессор дополнительно содержит третий и четвертый блоки элементов И, блок элементов ИЛИ, первый - третий элементы И, второй - четвертый элементы ИЛИ, первый и второй элементы задержки и буферный триггер, причем второй выход регистра микрокоманд соединен с первым входом третьего блока элементов 20

И, второй вход которого соединен с третьим выходом регистра микрокоманд и первым входом второго элемента ИЛИ, а выход третьего блока элементов И соединен с первым вхфдом блока эле- д ментов ИЛИ, выход которого соединен с третьим входом блока анализа, четвертый вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с четвертым выходом регистра микрокоманд и первым входом четвертого блока элементов И, выход которого соединен со вторым входом блока элементов ИЛИ, а второй вход четвертого блока элементов И - co входом кода операции процессора, четвертый. вход операционного блока соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго 40 элементов И, первые входы которых соединены со вторым выходом операционного блока, а вторые входы первого и второго элементов И соединены соответственно с единичным и нулевым вы- 45 ходами буферного триггера, нулевой вход которого соединен с первым выходом операционного блока и первым входом четвертого элемента ИЛИ, выход которого соединен с нулевым входом триггера фиксации сбоя, нулевой выход которого соединен с третьим входом первого элемента И, а единичный выход триггера фиксации сбоя соединен с третьим входом второго элемента И и первым входом третьего элемента И, второй вход которого через первый элемент задержки соединен с четвертым выходом регистра микрокоМанд, а выход третьего элемента И соединен с единичным входом буферно- 60

ro- триггера и через второй элемент задержки соединен со вторым входом четвертого элемента ИЛИ.

Кроме того, блок анализа содержит шифратор, узел элементов ИСКЛЮЧАЮЩЕЕ 65

ИЛИ и элемент И, причем первый и второй входы шифратора соединены соответственно с первым и третьим входами блока, выход шифратора соединен с первым входом узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен со вторым входом блока, выход узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента И, второй вход и выход которого соединены соответственно с четвертым входом и выходом блока.

На фиг. 1 представлена функциональная схема микропрограммного процессора, на фиг. 2 — блок-схема операционного блока; на фиг. 3 - блоксхема блока анализа.

Микропроцессор содержит вход l кода операции, операционный блок 2, первый — четвертый выходы 3 - б операционного блока 2 соответственно, первый элемент ИЛИ 7, элемент

НЕ, 8, первый 9 и второй 10 блоки элементов И, регистр 11 адреса, блок

12 памяти микропрограмм, регистр 13 микрокоманд с операционным 14 и адресным 15 полями, а также полем 16 метки конца микропрограммы и полем

17 метки ветвления, третий 18 и четвертый 19 блоки элементов И,блок

20 элементов ИЛИ, регистр 21 логических условий, счетчик 22 микрокоманд, второй элемент ИЛИ 23, блок

24 анализа, первый 25 и второй 26 элементы задержки, четвертый элемент ИЛИ 27, триггер 28 фиксации сбоя, третий элемент И 29, буферный триггер 30, первый 31 и второй

32 элементы И, .третий элемент ИЛИ

33.

Операциойный блок 2 содержит шифратор 34, блок 35 регистров и сумматор 36.

Блок 24 анализа содержит шифратор 37, узел 38 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И 39.

Процессор содержит операционную часть, включающую операционный блок

2, управляющую часть, состоящую из регистра адреса 11, блока 12 памяти микропрограмм, регистра 13 микрокоманд, элемента ИЛИ 7, элемента НЕ

8,блоков элементов И 9,10,18 и 19 и блока 20 элементов ИЛИ,а также средства контроля и самопроверки,в состав которых входит регистр 21 логических условий, счетчик 22 микроко» манд, блок 24 анализа, триггер 28 фиксации сбоя и буферный триггер

30 элементы ИЛИ 23, 27 и 33, элементы И 31 и 32 и элементы 25 и 26 задержки.

Микропрограммный процессор функционирует в цикле выборки адресных преобразований и цикле выполнения микропрограмм.

Перед началом цикла выполнения микропрограммы на выходе 3 операционного блока 2 появляется сиг896629 нал, по которому код операции со входа 1 поступает в регистр 11 ад» реса, определяя адрес первой микрокоманды. Одновременно производится обнуление элементов памяти средств контроля. По таковому импульсу на

5 выходе 5 нз блока 12 памяти микропрограмм считывается в регистр 13 микрокоманда. Ее адресная часть из поля 15 через открытый блок 10 элементов И поступает в регистр 11, а операционная часть поля 14 - в операционный блок 2. Затем по очередному сигналу считывания на выходе 5 из блока 12 памяти микропрограмм считывается следующая микрокоманда и работа процессора продолжается аналогично описанному выше.

Рассмотрим функционирование < средств контроля процессора.

По каждому .импульсу считывания на выходе 5 операционного блока 2 в 20 счетчик 22 микрокоманд . записывается 1 одновременно со считыванием ииформации.иэ блока 12 памяти микропрограмм. После считывания микрокоманды ветвления код операции ф со 25 входа 1 через открытый высоким потенциалом поля 17 блок 19 элементов И и блок 20 элементов ИЛИ поступает на вход шифратора 37 блока 24 анализа.

В шифраторе 37 код р модифицируется кодом значений проверяемых логических условий Х;, который записан в регистре 21. Контрольный признак h < y требуемого числа микрокоманд и реализованного участка В; микропрограммы 7 с выхода шифратора 37 поступает на первый вход блока 38 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Па второй вход подается код фактического числа выполнения микрокоманд Ф„, записанный в счетчике 22. Если h g = d, сиг- 40 нал на выходе блока 38 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ равен нулю. В противном случае на его выходе формируется единичный сигнал ы; = 1, который через элемент И 39 по сигналу ветвле- 4 ния, проходящему через элемент ИЛИ

23 из поля 17 регистра 13, записывается в триггер 28 фиксации сбоя.

Через время,, определяемое эле ментом 25 задержки, сигналом ветвле-. ния открывается элемент И 29 и буферный триггер 30 устанавливается в единичное состояние. Одновременно сигнал с выхода элемента И 29 поступает на элемент 26 задержки и через время проходя через элемент ИЛИ 27, устанавливает его в исходное нулевое состояние. При Ь; =Ф„Э и иц=0 триггеры 28 и 30 остаются в нулевом состояния и после выполнения ветвления работа процессора продолжается 60 аналогично описанному выше.

После считывания в регистр 13 последней микрокоманды микропрограм. реи контрольный код g g через открытый единичным сигналом метки из поля . 65

16 блок 18 элементов И и блок 20 эле" ментов ИЛИ поступает в шифратор 37 блока 24 анализа, где модифицируется кодом значений проверяемых логических условийх. На выходе шифратора 37 формируется код Ь = (Е,х, который сравнивается с кодом Wg, записанным в счетчике 22..

Если ЬЗ =, то ва выходе блока

24 анализа по сигналу с поля 16 регистра 13 появляется сигнал w = О, в противном случае ч) = 1.

Если w = 0, 7 w, = 1» Ч и ; = l, это свидетельствует о том, что средствами контроля можно сформировать сигнал отказа,.который с выхода триггера 28 поступает в операционный блок 2.

При чг = 1 и .Ч и = 0 возможен лиia1 бо отказ на последнем участке микропрограммы, либо отказ средств контроля в процессе ее выполнения. Если последней микрокоманде предшествует микрокоманда ветвления, тогда выход из указанной альтернативной ситуации упрощается и делается вывод об отказе средств контроля, которые не обнаруживают искажение микропрограммы.

При и = 0(1) и V„a; = 1(0) триггер 28 находится в йулевом (единичном), а триггер 30 — в единичном (нулевом) состояниях. По сигналу Конец операции . с выхода 4 блока 2 элемент И 31 (И 32) формируется сигнал отказа средств. контроля. Этот сигнал поступает на четвертый вход операционного блока 2, шифратор 34 которого инициирует переход в режим восстановления. По этому коду из оперативной памяти на вход 1 поступает код операции для повторного выполнения микропрограммы или .локализации отказа в средствах контроля.

При необходимости работа средств контроля может быть блокирована (например, путем блокировки поступления информации в операционный блок 2 с выхода элемента ИЛИ 33).

В случае если w =.У ш;= 1, осуществляется инициализацйя микропрограмм диагностики управляющей части процессора, либо осуществляется идентификация отказа путем повторного вы-. полнения микропрограммы.

При а = У ; = 0 по сигналу аз» Конец операции на выходе 4 блока 2 производится установка в исходное состояние элементов памяти процессора. Затем после очередного цикла адресных преобразований и выборки команды на вход 1 поступает код операции и начинает выполняться следующая микропрограмма в соответствии с описанным алгоритмом.

Таким образом, предлагаемый микропрограммный процессор позволяет оперативно обнаруживать искажение микропрограммы, вызванное пропуском

896629 (ложной выдачей) микрокоманд и реализацией участка, принадлежащего другой микропрограмме илн несоотнетствующего коду логических условий; осуществлять дополнительный анализ достоверности результатов контроля; выявлять отказ средств контроля и ини.циализировать его локализацию.

Формула изобретения

1. Микропрограммый процессор, содержащий операционный блок, блок памяти микропрограмм, регистр адреса, регистр "рокоманд регистр логичес i5 ких условий, счетчик микрокоманд, блок анализа, триггер фиксации сбоя, два блоха элементов И первый элемент ИЛИ, элемент НЕ, причем вход кода операции процессора соединен с первыми входами операционного блока и перво- 20 го блока элементов И, второй вход которого соединен с первым ныходбм операционного блока и первым входом первого элемента ИЛИ, второй вход которого соединен со вторым выходом 25 операционного блока и установочным нходом регистра адреса, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков .элементов И, gg а выход регистра адреса через блок памяти микропрограмм - co входом регистра микрокоманд, первый выход которого соединен со вторым входом операционного блока, а второй выход — З5 с первым входом второго блока элементов И, второй вход которого. через

f элЕмент ЙЕ соединен с выходом первого элемента ИЛИ и установочными входами Регистра логических.-условий и 4О счетчика микрокоманд счетный вход которого соединен со вторым нходом блока памяти микропрограмм и третьим выходом операционного блока, четвертый выход которого соединен с информационным входом регистра логических 45 условий, выход которого соединен с первым входом блока анализа, второй вход которого соединен с выходом счетчика микрокоманд, а выход — с единичным входом триггера фиксации 5п сбоя, единичный выход которого соединен с третьм входом операционного блока, отличающийся тем, что, с целью повышения оперативности контРоля и достоверности функциони- 55 ,рования, процессор дополнительно со держит третий и четвертый блоки элементов И, блок элементов ИЛИ, первый-третий элементы И, второй — четвертый элементы ИЛИ, первый и второй элементы задержки буферный триггер, причем второй выход регистра микрокоманд соединен с первым входом третьего блока элементов И, второй вход которога 1соединен с третьим .ныходом регистра микрокоманд и первым входом второго элемента ИЛИ, а выход третьего блока элементов И соединен с первым входом блока элементов ИЛИ, выход которого соединен с третьим входом блока анализа, четвертый вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с четвертым выходом регистра микрокоманд и первым входом четвертого блока элементов И, выход которого соединен со вторым входом блока элементов ИЛИ, а второй вход четвертого блока элементов И - с входом кода операции процессора; четвертый нход операционного блока соединен с выходом третьего элемента ИЛИ, перрый и второй входы которого соединены соответственно с выходами пер» ного и второго элементов И, перные входы которых соединены со вторым выходом операционного блока, а вторые входы первого и второго элемен,тов И соединены соответственно с единичным и нулевым выходами буферного триггера, нулевой вход которого соединен с первым выходом операционного блока и первым входом четвертого элемента ИЛИ, выход которого соединен с нулевым входом триггера Фиксации сбоя, нулевой выход которого соединен с третьим входом первого элемента И, а единичный выход триггера фиксации сбоя соединен с третьим входом второго элемента И и первым нходом трЕтьего элемента И, второй вход которого через первый элемент задержки соединен с четвертым выходом регистра микрокоманд, а выход третьего элемента И соединен с единичным входом буферного триггера .и через второй элемент задержки соединен со вторым входом четвертого элемента ИЛИ

2. Процессор по п. 1, о т л и ч аю шийся тем, что блок анализа содержит шифратор, узел элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ И элемент И, причем первый и второй входы шифратора соединены соответственно с первым и третьим входами блока; выход шифратора соединен с первым входом узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен со нторым входом блока, выход узла .элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента И, второй вход и выход которого соединены соответстненно с четвертым входом и выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

В 490122, кл. G 06 F 15/00, 197&.

2. Авторское свидетельство СССР

Й 705452, кл. 6 06 F 15/00, 1979 (прототип).

896629

Составитель Г.Пономарева

Редактор Л.Пчелинская ТехредС. Мигунова Корректор Г. Решетник

Заказ 11707/38 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4