Устройство для обмена информацией

Иллюстрации

Устройство для обмена информацией (патент 898414)
Устройство для обмена информацией (патент 898414)
Устройство для обмена информацией (патент 898414)
Устройство для обмена информацией (патент 898414)
Показать все

Реферат

 

О П И С А Н И IE „, 8984È

ИЗОБРЕТЕНИЯ

Союз Советскик

Соцмапмстмчвсимк

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное w авт. саид-ву(22) Заявлено 12. 02. 80 (21) 2924164/18-24 с присоединением заявки М " (23) П рморнтет

Опубликовано 15.01.82. Бюллетень М 2

Дата опубликования описания 15. 01. 82 (51)M. Кл.

G 06 С 3/04 (ееударстеенкый кемятет

СССР

Io Ael3N язоеретевве и етерытв1т (53) УДК 681.325 (088. 8 ) (72) Авторы изобретения

А. П. Дорохин, И. С. Нейштадт и Н. Б. Хренова

° -1

Государственный Всесоюзный центральн " ордена»*"" """ """"" . институт комплексной автоматизации (71) Заявитель

i (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЙИЕ"

Изобретение относится к вычислительной технике и может быть использо" вано в телекоммуникационных автомати" зированных системах управления различного назначения для двухстороннего обмена информацией между программируемым блоком (например ЭВИ) и блоком передачи данных (например аппаратурной передачи данных).

Известны устройства для обмена информацией, содержащие блок связи, блок контроля, блок управления, блок хранения информации, блок прямого сопряжения и группу интерфейсных блоков (13 .

Недостатки этих устройств состоят в их сложности и большом обьеме аппаратурных затрат.

Наиболее близким к предлагаемому по технической сущности является

20 устройство асинхронного обмена (ретрансляции) информацией управляющей вычислительной машины с устройством телемеханики, содержащее узел буфер-. ной памяти, узел памяти адресов информации, узел нуль-органа, узел интерфейса передачи и узел интерфейса приема со стороны блока передачи ди. скретной информации, узел интерфейса приема со стороны программируемого блока (управляющей вычислительной машины), узел управления работой устройства, узел режима записи адреса и выдачи, информации со стороны блока передачи, один вход упомянутого узла режима записи соединен с выходом узла интерфейса приема со стороны блока передачи дискретной информации, вход упомянутого узла интерфейса приема соединен с первым выходом блока передачи, второй выход упомянутого блока передачи соединен со входом уэ" ла интерфейса передачи, выход упомянутого узла интерфейса передачи соединен с другим входом узла режима записи адреса и выдачи информации, первый выход упомянутого узла режима за" писи соединен с одним входом узла уп»

898414 равления работой устройства, другой вход упомянутого узла управления сое, динен с одним выходом узла интерфейса приема со стороны программируемого блока, другой выход уномянутого узла интерфейса приема соединен с первым входом узла буферной памяти, первый выход упомянутого узла памяти соединен с первым входом узла нуль-ор гана, второй вход упомянутого узла нуль-органа соединен с одним выходом узла управления работой устройства, другой выход упомянутого узла управления соединен со вторым входом узла буферной памяти, третий вход упомянутого узла памяти соединен с выходом узла нуль-органа, третий вход упомянутого узла нуль-органа соединен с выходом у зл а паия т и адр е со в и нфор ма ц и и, запрашиваемой блоком передачи, первый вход упомянутого узла памяти адресов соединен со BTopbIH выходом узла режима записи адресов и выдачи информации, третий выход упомянутого узла режима записи соединен с четвертым входом узла буферной памяти, второй выход упомянутого узла памяти соединен со входом блока передачи дискретной информации, выход адресных сигналов упомянутого блока передачи соединен со вторым входом узла памяти адресов информации, запрашиваемой блоком передачи, вход упомянутого узла интерфейса приема со стороны программируемого блока соединен с первым выходом программируемого блока, второй выход которого соединен с пятым входом узла буферной памяти, третий выход упомянутого узла буферной памяти соединен с четвертым входом узла нуль-органа (23.

Недостатки этого устройства состоят в больших аппаратурных затратах, низком быстродействии, а также ограниченных функциональных возможностях и низкой надежности. Укаэанное устройство обладает значительным временем, затрачиваемым при обмене каждым. байтом информации при вводе и выводе, в связи с необходимостью циклического перемещения каждого байта информации, хранящейся в узле долговременной-памяти при каждом обращении .к устройству. Время обмена определяется емкостью и быстродействием узла долговременной памяти, тогда как быстродействие его на один-два порядка меньше быстродействия логических схем других узлов устройства, участвующих

1о !

5 го

25 зо

55 в обмене. Наличие приоритета на запись от программируемого блока приводит к дополнительным задержкам при считывании инфориации блоком передачи, так как в этом случае время операции считывания может превышать удвоенное значение время однократного обращения к блоку, что ограничивает быстродействие используемых блоков пе передачи.

При работе с относительно низкоскоростными блоками передачи возможны потери информации B связи с теи, что замена информации в долговременной памяти осуществляется без какоголибо контроля факта передачи ранее хранившейся информации блоку передачи, что существенно для информационных систем, осуществляющих отслеживание различных быстроиеняющихся процессов. Устройство не позволяет оперативно изменять вид передаваемой информации и, как правило, может обеспечивать работу только с жестко заданными видами информации и адресами s блоке передачи. Однобайтный ввод информации со стороны программируемого блока снижает быстродействие обмена и не позволяет рационально использовать широко распространенный в вычислительной технике шестнадцатиразрядный формат машинного слова. Отсутствие инициативных сигналов на выходе устройства не позволяет уменьшить число обращений к устройству за информацией со стороны блока передачи в случае отсутствия изменения в информации„ хранящейся в долговременной памяти, что не позволяет гибко использовать блоки передачи многофункцио-, нального назначения, а также исключает возможность рационального использования каналов связи для переда- чи другой информации в тех случаях, когда блок передачи работает на канар связи. Кроме того, устройство не позволяет организовать передачу экстренных сообщений по инициативе источника информации, в связи с отсутствием воэможности с помощью устройства обмена навязать внеочередную передачу блоком передачи одного байта или груп" пы по инициативе программируемого блока. Наличие блока долгбвреиенной памяти на сдвиговых регистрах с узлом формирования тактовых си гналов, снижая надежность работы устройства и увеличивая вероятность снижения достоверности информации при ее хранении

8984

5 в связи с увеличением вероятности сбоя в передаче информации в сдвиговых регистрах при многократном переносе информации, требует дополнительного использования в устройстве буферной памяти адресной и информационной как со стороны приема, так и. со стороны передачи, узла нуль-органа, достаточно сложного узла управления режимом записи и считывания и 1в узла управления работой устройства.

Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия, а также повышение надежности устройства, исключая потери информации, участвующей в обмене и расширении функциональных возможностей за счет обеспечения программно-зэданного режима обмена информацией с переменным форматом сообщения в сопровождении одной или нескольких адресных посылок на каждое сообцение как по инициативе программируемого блока, так и по инициативе. блока передачи дискретной информации,уз обеспечения функциональной настройки (адаптации) режиме обмена к скорости передачи блока передачи дискретной информации, работающего с переменной скоростью передачи.

Поставленная цель достигается тем, что в устройство, содержащее узлы согласования интерфейса приема и передачи, входы которых являются соответственно первым и вторым входами устройства, и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, введены узел формирования сигнала состояния устройства, узел памяти формата сообщения, узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления

5 очередности и момента передачи очередного байта сообщения, причем первый вход узла выявления очередности и момента передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй вход - к пер- © вому выходу узла согласования интерфейса передачи, соединенного вторым выходом с первым входом узла Формирования сигнала состояния устройства, третий вход - к первому выходу узла памяти формата сообщения, вторым выходом соединенного со входом узла дешифрации адреса посылки, а четвер14 d тый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соеДинен с первым выходом устройства, выход узла формирования сигнала состояния устройства . соединен со вторым выходом устройства, а второй и третий входы - соответственно с первыми выходами узла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адреса посылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла фор- . мирования инициативного сигнала пере" дачи, третьим входом и выходом соединенного соответственно с третьим выходом узла согласования интерфейса ne" редачи и третьим выходом устройства, а третий выход ". к четвертому выходу устройства, первый и второй входы узла. памяти формата сообщения соединены соответственно со вторым выходом узла согласования интерфейса приема и трет ьим входом уст рой ст ва, а также тем„что узел выявления оче-. редности и момента передачи очередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соот-. ветственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщения в последовательный код, первый и второй вхо" ды и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, первый и второй входы дешифратора номера очередного байта подключены соответственно к четвертому и пятому входам узла, и тем, что узел Формирования сигнала состояния устройства содержит два элемента И i! триггер, первый вход которого соединен со вторым входом узла, а второй вход - с инверсным выходом первого элемента И, входы которого подключены соответственно к первому и третьему входам узла, а прямой выход - к первому входу второго элемента И, второй вход и выход которого подсоединены соот-, ветственно к выходу триггера и выхо7 8984 ду узла, и тем, что узел формирования инициативного сигнала передачи содержит элемент ИЛИ, соединенный входами соответственно с первым и ВТо рым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и третьему. входу и выходу узла.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема узла 1р формирования инициативного сигнала передачи; на фиг. 3 - схема узла,формирования сигнала состояния устройстваа.

Устройство (фиг. 1) содержит узел буферной памяти (один шестнадцатиразрядный регистр), узел 2 согласования интерфейса приема, узел 3 согласования интерфейса передачи, узел 4 формирования сигнала состояния -устройства, узел 5 памяти формата сообщения (один шестнадцатиразрядный регистр), узел 6 дешифрации адреса посылки, узел 7 формирования инициативного сигнала передачи, узел 8 выявления очередности и момента передачи очередного байта сообщения, программируемый блок (ЭВИ) 9 и блок 10 передачи (аппаратура передачи данных) .

Узел 8 включает дешифратор ll номера очередного байта сообщения блока 10, схему 12 сравнения, преобразователь 13 параллельного. кода сообщения в последовательный код.

Узел 7 формирования инциативного сигнала передачи содержит (Фиr. 2) элемент ИЛИ 14 и триггер 1 .

Узел 4 формирования сигнала состояния устройства содержит (Фиг. 3) первый элемент И 16, триггер 17 и второй элемент И 18.

Первый, второй выходы и вход программируемого блока 9 соединены соответственно к первому, третьему входам и второму выходу устройства, первыйтретий входы и первый, второй выходы блока 10 - соответственно к первому, четвертому, третьему выходам и второму, четвертому входам устройства.

В режиме ожидания при отсутствии в буферной памяти очередного сообщения устройство находится в состоянии, когда в цепях внешних связей с ripoграммируемым блоком 9 и блоком 10 передачи существует только сигнал на выходе узла 4 состояния устройства, $$ активно воздействующий на внешний блок 9, наличие этого сигнала является необходимым и достаточным услови14 ем для начала работы е устройством асинхронного обмена.

Лешифратор l I номера очередного байта сообшения осуществляет счет и дешифрацию порядковых номеров сигналов, поступающих с чет вертого входа узла 8, последовательность и число которых соот вет ст вует последовательности и числу байт в сообщении, передаваемом блоком 10 передачи, В начальное состояние, соот ветствующее передаче первого адресного байта сообщения, дешифратор 11 устанавливается при поступлении сигнала с пятого входа узла 8.

Схема 12 сравнения осуществляет сравнение поступающего с выхода дешифратора 11 порядкового номера байта сообщения, передаваемого блоком

10, и очередного номера байта сообщения, передаваемого устройством, порядковый номер которого формируется сигналом на третьем входе узла 8 и счетной схемой, определяющей передачу четного или нечетного байта двухбайтового слова узла I буферной памяти. При совпадении упомянутых номеров байтов на втором выходе узла 8 формируется сигнал наличия очередного байта информации, а после поступления на второй вход узла 8 сигнала разрешения вывода устройством очередного байта на третий выход схемы

l2 сравнения поступает сигнал разрешения передачи четного (нечетного байта информации. Схема 12 осуществляет дешифрацию состояния ovoí÷àíèë передачи устройством очередного слова, хранящегося в узле 1 буферной памяти, и формирование сигнала окончания передачи нг первом выходе узла 8.

Преобразователь 13 параллельного кода в последовательный код осуществляет последовательное считывание очередного байта информации, поступающей параллельным кодом на первый вход узла 8, и трансляцию каждого байта на третий выход узла 8 при наличии си гнала разрешения передачи на третьем входе преобразователя 13 и пр« наличии тактирующей последовательности сигналов на четвертом входе узла 8.

Устройство работает следующим образом.

При вводе адресной или информационной посылки с первого выхода программируемого блока 9 поступают интерфейсные сигналы на вход узла 2, а

8984

9 со второго выхода — адресные или информационные сигналы поступают на первый вход узла 1.

При появлении необходимости передачи сообщения от программируемого блока 9 к блоку 10 блок 9, обнаружив сигнал состояния устройства, на своем входе осуществляет двухтактный ввод информации в устройство. На пер.вом такте с первого выхода блока 9 1в поступают интерфейсные сигналы на вход узла 2, со второго выхода блока

9 поступает информация формата сообщения на второй вход узла 5, которое записывается в память при наличии раэ.!» решающего сигнала на втором выходе узла 2, соединенного с первым входом узла 5.

На втором такте в сопровождении интерфейсных сигналов на первом выходе блока 9 на первый вход узла 1 поступает код адреса сообщения и при наличии разрешающего сигнала на втором входе узла 1 он записывается в память узла 1. Одновременно сигнал с » первого выхода узла 2 поступает на второй вход узла 4, срабатывает триггер 17 и снимает сигнал с выхода уз" ла 4, запрещая тем самым ввод новой информации в буферную память устрой ства. Узел б выявляет во введенном в узел 5 формате признак адресной посылки и формирует на своем первом выходе сигнал настройки блока 10 на начало сообщения, на втором выходе3» сигнал установки узла 8, а на третьем выходе - сигнала передачи,. sanoминаемого в триггере 15 узла 7 и поступающего на третий вход блока 10 как признак наличия информации для

40 передачи в узле буферной памяти устройства. Наличие одновременно двух одинаковых сигналов на первом и третьем входах блока 10 является необходимым и достаточным условием подготовки его к передаче первой адресной посылке в начале нового сообщения, поступающего от устройства.

По истечении времени, определяемого ал горит мом пере строй ки передающего блока 10, с выхода первого блока»@

10 на вход узла 3 поступают сигналы, обеспечивающие появление сигналов на первом, втором и третьем выходах узла 3. Сигнал, поступающий с первого выхода узла 3, обеспечивает разреше- »» ние вывода кода адреса сообщения из узла 1 через первый вход узла 8 и третий выход узла 8 на второй вход

14 10 блока 10. Сигнал, поступающий со второго выхода узла 3 на первый вход узла 4, при наличии сигнала, поступающего с первого выхода узла 8 и свидетельствующего о том, что вся информация из узла 1 передана на третий выход узла 8, обеспечивает формирование на выходе узла 4 состояния устройства сигнала, поступающего на вход программируемого блока и извещающего последний о возможности ввода очередной информационной посылки заказанного сообщения. Сигнал, поступающий с третьего выхода узла 3 на третий вход узла 7 для сброса триггера 15, формируется до появления сигналов на выходе первом и втором узла 3 и обеспечивает однократность ввода очередного байта сообщения в блок 10 передачи, так как при его появления узел 7 снимает сигнал на своем выходе, прекращая действие инициативного сигнала на третий вход блока 10 передачи. С момента появления сигнала на выходе узла 4 устройство находится в исходном состоянии с той лишь разницей, что в узле 8 включен счетчик, обеспечивающий счет передаваемых байтов информации в сообщении с помощью сигналов; поступающих на его четвертый вход.

В следующий момент времени, продолжительность которого определяется временем передачи блоком 10 адресной посылки, возможны три режима развития процесса обмена.

Режим ввода очередного сообщения в устройство. Программируемый блок 9 вводит в узел 1 буферной памяти два очередных информационных байта, 8 этом случае в очередном разряде формата сообщения присутствует признак информации и узел 5 на первом выходе выставляет сигнал, что позволяет в узле 8 выявить момент заказа связи с блоком 10 и сформировать сигнал, поступающий на второй вход узла 7 для формирования инициативного сигнала.

Следствием сигнала на третьем входе блока 10 будут интерфейсные сигналы на первом выходе блока 10, что приведет к считыванию из узла 1 первого байта посылки и заказа через узел 7 новой связи для передачи второго байта сообщения, что и произойдет по истечении времени, необходимого для передачи блоком 10 первого информационного байта.

11 8984

В период времени, с момента поступления очередной информационной посылки и до вывода второго байта посылки на блок 10, равный времени передачи одного байта Фоком 10, си гнал состоя. ния на выходе узла 4 не восстанавли-, вается, так как на третий вход узла

4 сигнал не поступает. После вывода в блок 10 двух байт, хранившихся в узле 1 буферной памяти, на первом и 16 третьем входах узла 4 одновременно присутствуют сигналы, обеспечивающие формирование на элементах И 16 и 18 сигнала состояния.

Режим начала ввода нового сообще- и ния. Программируемый блок 9 принимает решение не передавать ранее подготовленное решение, а передать более экстренное новое. Этот режим обеспечивается за счет внеочередной 2о передачи адреса нового сообщения, не дожидаясь окончания передачи предыдущего сообщения. Перестройка устройства и блока 10 осуществляется аналогично описанному режиму передачи 25 адресной посылки между блоками 9 и

10. Наличие абсолютного приоритета s устройстве для передачи адреса обеспечивает прерывание передачи любого сообщения в произвольном месте для зо передачи экстренных сообщений.

Режим отсутствия очередной информационной посылки. Программируемый блок 9 принимает решение не передавать значение очередных двух байт инФормации B связи с отсутствием в последних новой информации. В этом слу" чае блок 10, не получив своевременно очередного байта, либо передает нулевое значение информации, что является признаком отсутствия информации, либо, если этот признак не может быть использован, передает умышленно искаженный код защиты, что позволяет браковать очередную посылку в пункте приема.

Аналогичная ситуация возникает в случае, если программируемый блок 9 опоздал с пересылкой очередной ин"

$0 формационной посылки или в случае окончания сообщения. В последнем случае блок 10 передачи по истечении заданного времени переходит в режим ожидания или организует передачу другой .информации при его многофункциональном зз исйользовании до тех пор, пока не будет сформирован инициативный сигнал на третьем входе блока 10 передачи.

14 12

Таким образом, устройство при меньших аппаратурных затратах обеспечивает трансляцию информации от первого входа узла 1 до третьего выхода узла 8 за время, не превышающее несколько тактов работы логических элементов, примененных в устройстве, вследствие чего истинное время обмена информацией определяется в основном скоростными характеристиками блока

10 передачи, Кроме того, устройство позволяет осуществлять обмен информацией как по инициативе блока передачи, так и по инициативе программируемого блока и обеспечить настройку устройства на обмен различным форматом сообщения. Число информационных посылок и место каждой из них в сообщении задано состоянием отдельных разрядов узла памяти формата сообщения.

Устройство позволяет также по инициативе программируемого блока обеспечить настройку устройства и блока передачи на начало передачи произвольного сообщения, адрес которого поступает из буферной памяти через узел выявления очередности на один из входов блока передачи дискретной информации.

Налиwe узла дешифрации позволяет обеспечить прерывание передачи любого сообщения для организации передачи нового экстренного сообщения. В устройстве исключена потеря информации в связи с невозможностью ввода в узел буферной памяти новой информационной посылки до тех пор, пока ранее хранившаяся посылка не будет передана блоку передачи, и на выходе узла формирования сигнала состояния- не появится сигнал, разрешающий ввод новой информационной посылки. формула изобретения

1. Устройство для обмена информацией, содержащее узлы согласования интерфейса приема и передачи, входы которых являются соответственно первым и вторым входами устройства, и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, о т л и ч à ещ е е с я тем, что, с целью сокращения аппаратурных затрат, введены узел формирования сигнала состояния устройства, узел памяти формата сооб13 8984 щения, узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления очередности и момента передачи очередного байта сообщения, причем пер- 5 вый вход узла выявления очередности и момента. передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй входк первому выходу узла согласо вания интерфейса передачи, соединен-ного вторым выходом с первым входом узла формирования сигнала состояния устройства, третий вход - к первому выходу узла памяти формата сообщения,1$ вторым выходом соединенного со входом уэЛа дешифрации адреса посылки, а четвертый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соединен с пер- 20 вым выходом устройства, выход узла формирования сигнала состояния устройства соединен со вторым выходом устройства, а второй и третий входы - соответственно с первыми выходами уз- 2S ла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адреса Зф посылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла формирования инициативного сигнала передачи, третьим входом и Выходбм соединенного соответственно с третьим выходом узла согласования: интерфей" са передачи и третьим выходом устройства, а третий выход - к. четвертому выходу устройства, первый и второй входы узла памяти формата Сообщения соединены соответственно со втОрым выходом узла согласования интерфей" са приема и третьим входом устройства4$

2. Устройство по п. Е; а т л и " ч а е щ е е с я тем, что узел выявления очередности и момента передачи

14 14 очередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщения в, последовательный код, первый и второй входы и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, .первый и второй входы дешифратора номера очередного байта подключены сортветственно к четвертому и пятому входам узла.

3. Устройство no n. 1, о т л ич а ю щ е е с я тем, что узел формирования сигнала состояния устройства содержит два элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй входс инверсным выходом первого элемента И, входы которого подключены соот" ветственно к первому и третьему входам узла, а прямой выход - к nepsoму входу второго элемента И, второй вход и выход которого подсоединены соответственно к выходу триггера и выходу узла.

4. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что узел форми" рования инициативного сигнала передачи содержит элемент ИЛИ, соединенный входами соответственно с первым и вторым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и третьему входу и выходу узла.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

1 525080, кл. 6 06 F 3/04, 1974.

2. Блок ретрансляции БК-01.2УЗ.

Техническое описание ЭФЗ.065.098Т0.

1977 (прототип)., 898414

Фиг. 2

Фиг.,3

ВНИИПИ Заказ 11950/65 Тираж 731 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4