Преобразователь параллельного кода в последовательный

Преобразователь параллельного кода в последовательный

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<»>898419 (6l ) Дополнительное к авт. свиа-ву(22)» »«< 03 03.80 (21) 2927237/18-24 с присоеаииеиием заявки М(23) Приоритет

Онубликоваио 15.01.82. Бюллетень М 2

Дата опубликования описания 15.0 1. 82 (б1)М. Кл.

G 06 F 5/04

9вударстпмвв кеивтвт

СССР ав яалаи язебрвтеккв и ITNpMfNI (53) ЖДК 681. .325 (088.8) В.И. Антонов, В.И. Жиглов и Д.И. .Павлов (з, (72) Авторы изобретения

>

) (л:,.

i (7l ) заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА

В ПОСЛЕДОВАТЕЛЬНЫЙ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей с заданием определенной циклогрбммы выдачи последовательных кодов и многократным повторением каждого кода.

Известен преобразователь параллельного кода в последовательный, содержащий счетчик, генератор импульсов., соединенныи со входом счетчика, ком

19 торый подключен к дешифратору, группу элементов И, группу регистров, блок управления, триггер со счетнмм входом и элемент задержки, причем выход дешифратора соединен со входом "

3$ триггера со счетным входом, вмход которого соединен с входами элементов И группы, выход блока управления соеди. нен со входом сброса счетчика f13 .

Недостатком данного преобразователя является наличие неопределенности при появлении нулевого кода на его выходе, так как этот код может являться результатом неисправности преобразователя.

Наиболее близким решением данной задачи по технической сущности и схемному построению является преобразова" тель параллельного кода в последовательный, содержащий регистр, группу элементов И, первмй элемент ИЛИ, входы которого соединены с выходами элементов И. группы, дешифратор, первый и второй счетчики, генератор импульсов,блок: управления, элемент И, элемент задержки и второй элемент ИЛИ, причем выходы первого счетчика соединенм со входами дешифратора, >первая группа выходов которого соединена со входами элементов И группм, а выходы второй группы дешифратора соединены со входом блока управления, входом сброса второго счетчика и через элементы И, ИЛИ, задержки со входом сброса первого счетчика t 2 1.

Недостаток этого преобразователя состоит в его низкой надежности, cBR з 8984 занной с невысокой достоверностью при передаче нулевого кода, и невозможностью отличия его от реакции преобразователя при неисправности, а также с тем, что число разрядов счетчика должно превосходить число разрядов преобразуемого кода на интервал времени между. опросами слов.

Целью изобретения является повышение надежности преобразования.

Поставленная цель достигается тем, что в преобразователь параллельного кода в последовательный, содержащий генератор импульсов, первый счетчик, счетный вход которого соединен с выходом генератора импульсов, первый дешифратор, входы которого соединены с выходами первого счетчика, регистр, группу элементов И, первый и второй элементы ИЛИ, элемент задержки, блок управления, первый элемент НЕ, первый элемент И и второй счетчик, выход которого через первый элемент НЕ соединен с первым входом первого элемента И, первый выход блока управления соединен с управляющим входом регистра., информационные входы кото" рого являются информационными входами преобразователя, а выходы регистра

50 соединены с первыми входами элементов И группы, вторые входы которых соединены с первым выходом первого дешифратора, а выходы элементов И группы соединены соответственно с и входами первого элемента ИЛИ, где

n - число разрядов входного кода, выход первого элемента ИЛИ является информационным выходом преобразова" теля, второй выход блока управления соединен с первым входом второго эле" мента ИЛИ, второй вход которого сое" динен со вторым выходом первого де" шифратора и с установачным входом второго счетчика, вход блока управnews соединен с òpåòüèè выходом пер" ваго дешифратора; четвертый выход которого соединен со вторым входом первого элемента 14, выход которого соединен с третьим входом второго элемента ИЛИ, выход которого через эле" мент задержки соединен с установоч- . ным входом первого счетчика, введены третий счетчик, второй элемент НЕ, второй элемент И и второй дешифратор, входы которого соединены с разрядными выходами третьего счетчика,: выход переполнения которого соединен со . счетным входом второго счетчика и через второй элемент НЕ - с первым

19 4 входом второго элемента И, второй вход которого соединен с пятым выходом первого дешифраторв, а выход соединен с четвертым входом второго элемента ИЛИ, выход элемента задержки соединен с (и+1) -м входом второго элемента ИЛИ и со счетным входом третьего счетчика, установочный вход которого соединен с четвертым выходом первого дешифратора, выход генератора импульсов соединен с тактовым входом блока управления, вход пуска которого является входом пуска пре-. образователя.

Блок управления содержит первый и второй элементы памяти, коммутатор и дешифратор, первый и второй выходы которого являются первым и вторым выходами блока управления и соеди" иены с единичными входами первого и второго элементов памяти соответственно, нулевые входы которых соединены с третьим выходом дешифратора, синхровходы соединены с тактовым входом блока управления, а выходы первого и второго элементов памяти соединены соответственно с первыми и вторыми входами дешифратора и коммутатора, третий вход дешифратора соединен с выходом коммутатора, третий, четвертый и пятый входы которого являются соответственно входом пуска блока управления, входом логической единицы и входом блока управления.

На фиг. 1 приведена блок-схема предлагаемого преобразователя; на фиг. 2 - блок-схема блока управления.

Преобразователь содержит (фиг. 1) генератор 1 импульсов, выход которого соединен с информационным входом счетчика 2, выходы которого соединены с дешифратором 3. Первый выход дешифратора 3 соединен с первь1ми входами элементов И группы 4, вторые входы которых соединены с выходами регистра

5 информационные входы которого являются информационным входом 6 преобразователя, а управляющий вход соединен с первым выходом блока 7 управnews. Выходы 4 элементов И соединены с входами элемента ИЛИ 8, выход которого является выходом 9 преобразователя. Первый вход элемента 10 ИЛИ соединен с вторым выходом блока 7 управления. Вход пуска 11 преобразователя соединен со входом пуска блока

7 управления. Второй вход элемента 10

ИЛИ соединен с вторым выходом дешифратора 3 и с установочным входом счет3 8984 чика 12, третий вход — с выходом элемента И 14, четвертый вход - с выходом элемента И 14.

Выход элемента ИЛИ 10 через элемент 15 задержки соединен с установоч-ю ным входом счетчика 2, счетным входом счетчика 16 и входом элемента ИЛИ

8. Выход счетчика 16 подключен к счетному входу счетчика 12 и через элемент HE. 1.7 соединен с первым входом >0 элемента .!4 И, на второй вход которого поступает сигнал с выхода дешифратора 3. Выход счетчика 12 через элемент НЕ !8 соединен с первым входом элемента И 13, на второй вход которо" !з

ro поступает сигнал с выхода дешифратора 3, соединенного с установочным входом счетчика 16. Выходы счетчика

16 подключены к дешифратору 19, выхо" ды которого подключены к третьим вхо- 2о дам элементов И группы 4.

Блок управления 7 содержит (см. фиг. 2 ) первый 20 и второй 2I элементы памяти, выходы которых соединены с первыми и вторыми входами дешиф" 2$ ратора 22 и коммутатора 23, вход 24 которого является входом пуска блока управления, вход 25 коммутатора соединен с входом логической единицы, например с шиной питания "Плюс", послед.зв ний вход коммутатора является входом блока управления, выход коммутатора

23 подключен к входу дешифратора 22, первый выход которого подключен к первому входу элемента 21 памяти и первому выходу блока управления, вто" рой выход которого соединен со вторым выходом дешифратора 22 и первым входом элемента 20 памяти, второй вход которого соединен с третьим вы" © ходом дешифратора 22 и со вторым входом элемента 2 1 памяти, третий вход которого соединен с третьим входом элемента 20 памяти и тактовым входом 26 блока управления.

Преобразователь работает следующим образом.

Перед началом работы содержимое счетчика 12 и 16 равно "нулю" и с блока 7 управления через элемент ИЛИ

10, элемент 15 задержки на установочный вход счетчика 2 подается сигнал сброса, в счетчик 16 по счетному входу сигнал установки в положение, соответствующее отсчету одной единицы и через элемент ИЛИ 8 на выход 9 поступает первый синхроимпульс. С дру- . гого выхода блока 7 на управляющии вход регистра 5 подается сигнал, по

19 6 которому в него с входов 6 записывается слово, подлежащее преобразованию. Работа начинается с отсчета числа импульсов, поступающих с генератора импульсов на вход счетчика 2.

С выхода счетчика 2 в параллельном коде на вход дешифратора 3 подается число отсчитанных импульсов. Когда это число дойдет до величины, соответствующей появлению сигнала на первом выходе дешифратора 3, на элементы И группы 4 поступает сигнал опроса, при этом с выхода счетчика 16 в параллельном коде на вход дешифратора 19 подается код, соответствующий номеру опрашиваемого разряда ре-. гистра 5, с первого выхода дешифра- . тора 19 разрешение поступает на пер. вый логический элемент И группы 4 элементов И, и он пропускает информацию ("нуль" или "единицу") из первого разряда регистра 5 на вход элемента ИЛИ 8. Счетчик 2 продолжает считать и, когда число отсчитанных импульсов дойдет до величины, соот- . ветствующей появлению сигнала на втором выходе первой группы выходов де шифратора 3 через элементы 14 И на четвертый вход элемента 10 ИЛИ и далее через элементы задержки 15 на установочный вход счетчика 2 посту пает сигнал сброса, по которому в счетчик 16 записывается вторая единица и передается чеоез элемент 8 NflN второй синхроимпульс, т.е. процесс повторяется и происходит последовательный опрос всех разрядов регистра

5, при этом информация в последовательном коде через элемент ИЛИ 8 поступает на выход 9 преобразователя и сопровождается синхроимпульсами.

После опроса последнего разряда регистра 5 счетчик 16 заполняется (еro емкость равна количеству разрядов регистра 5) на его выходе появляется потенциальный сигнал, который разрешает отсчитать одну единицу счетчику 12 и, пройдя через элемент

НЕ 17, снимает разрешающий сигнал со входа элемента 14 И, чем блокируется прохождение сигнала со второго выхода первои группы выходов дешифратора

3 через элемент !4 И, и счетчик 2 продолжает считать. Сигналом с выхода, дешифратора 3 счетчик 16 сбрасывается в нуль и далее через элементы И 13, ИЛИ IO и элемент 15 задержки счетчик

2 сбрасывается в нуль, в счетчик 16,. подается сигнал установки в положе89841g 8 сигнал логического "нуля" и с первого выхода дешифратора на первый выход блока управления и первый вход элемента 21 памяти поступает сигнал.

По заднему фронту очередного импульса синхронизации с входа 26, например, по очередному импульсу с выхода генератора 1 в устройстве преобразования параллельного кода в последова1о тельный элемент 2 1 памяти установится в единичное состояние (А„ ). При этом коммутатор 23 закоммутирует с выходом свой четвертый вход.В результате чего сигнал со второго выхода дешифратора 22 поступает на второй вход блока управления и первый вход элемента 20 памяти. По заднему фронту очередного импульса синхронизации элемент 20 памяти установится в единичное состояние (А ) и блок управления ждет- прихода сигнала на вход коммутатора 23. По этому сигналу сигналом с третьего выхода дешифратора элементы 20 и 2 1 памяти по вторым входам устанавливаются в исходное состояние (А ), и описанный процесс повторяется, Для окончания преобразования информации устройством преобразования параллельного кода в последовательный необходимо снять разрешающий сигнал с управляющего входа 24, Зкономический эффект от использования предложенного устройства обусловлен указанными его техническими преЭ5 имущест вами. Т б а лица

-1

Значение кода на Сигнал на! Выходы

I первом и втором третьем входах, входе,1 1 2, 0

40 =- - . -!в

„о

0 0 1 0

0 0 1

0 0 0

Таблица 2

Ао

1-й

А„

2-й

3-и ние, соответствующее отсчету одной единицы и формируется очередной синхроимпульс, при этом начинает повторяться описанный цикл ohpoca разрядов регистра

После очередного цикла опроса регистра 5 счетчик 12 заполняется (его емкость равна требуемому числу повторений), на его выходе появляется потенциальный сигнал, который, пройдя через элемент НЕ 18, снимает разрешающий сигнал со входа элемента И 13, чем блокируется прохождение сигнала с третьего выхода второй группы выходов дешифратора 3 через элемент И 13 и счетчик 2 продолжает считать. На блок 7 управления со второго выхода второй группы выходов дешифратора 3 поступает. сигнал, по которому блок

7 управления дает команду в регистр

5 на сброс информации и запись нового слова.

Через заданный интервал времени появляется сигнал на втором выходе дешифратора 3, который сбрасывает в нуль счетчик 12 и, пройдя через элементы ИЛИ 10 и элемент 15 задержки, сбрасывает в "нульн счетчик 2, записывает "единицу" в счетчик 1б и пере" дается ачередной синхроимпульс через элемент 8 ИЛИ на выход 9. Начинается многократный опрос, и передача следующего слова в последовательном коде, сопровождаемом синхроимпульсами.

Интервал времени между синхроимпульсом и.информационным импульсом задается соответствующим выбором числа отсчитанных импульсов счетчиком

2, определяющим появление сигнала на первом выходе дешифратора 3, между синхроимпульсами соответственно апределяется появление сигнала на втором выходе дешифратора 3, между словами сигналом на третьем выходе дешифратора 3 и между повторяющимися словами сигналом с второго выхода 45 дешифратора

Блок управления 7 работает следующим образом.

В табл. 1 и 2 приведены соответственно истинности дешифратора и ком- 50 мутатора.

Перед началом работы элементы 20 и 2 1 памяти находятся в исходном состоянии, По управляющему входу 24, например, с ЭВМ поступает сигнал пуска на вход коммутатора 23, в результате чего на вход дешифратора 22 поступает

Значение кода на . Коммутируемый первом и втором вход входах

898419

Формула изобретения

1. Преобразователь параллельного кода в последовательный, содержащий генератор импульсов, первый счетчик, счетный вход которого соединен с выходом генератора импульсов, первый дешифратор, выходы которого соединены с выходами первого Счетчика, регистр, группу элементов И, первый и второй элементы ИЛИ, элемент задержки, блок управления, первый элемент

НЕ; первый элемент И и второй счетчик, выход которого через первый элемент

НЕ соединен с первым входом первого элемента И, первый выход блока управления соединен с управляющим входом регистра, информационные входы которого являются информационными входами преобразователя, а выходы регистра соединены с первыми входами элементов

И группы, вторые входы которых соединены с первым выходом первого дешифратора, а выходы элементов И группы соединены соответственно с и входами первого элемента ИЛИ, где n - -число разрядов входного кода, выход первого элемента ИЛИ является информационным выходом преобразователя, второй выход блока управления соединен с первым

30 входом второго элемента ИЛИ, второй вход которого соединен со вторым выходом первого дешифратора и с установочным входом второго счетчика, вход блока управления соединен с третьим выходом первого дешифратора, четвертый выход которого соединен со вторым входом первого элемента И, вы" ход которого соединен с третьим входом второго элемента ИЛИ, выход кото" рого через элемент задержки соединен с установочным входом первого счетчика, отличающийся тем, что, с целью повышения надежности преобразования, в него введены третий счетчик, втЬрой элемент НЕ, второй элемент И и второй дешифратор, вхо" ды которого соединены с разрядными выходами третьего счетчика, выход переполнения которого соединен со счетным входом второго счетчика и через второй элемент НЕ - с первым входом второго элемента И, второй вход которого соединен с пятым выходом первого дешифратора, а выход соединен с четвертым входом второго элемента ИЛИ, выход элемента задержки соединен с (и+1)-м входом второго элемента ИЛИ и со счетным входом третьего счетчика, установленныи вход которого соединен с четвертым выходом первого дешифратора, выход генератора импульсов соединен с тактовым входом блока управления, вход пуска которого является входом, пуска преобразовате".. ля, 2. Преобразователь по и. 1, о тл и ч а ю шийся тем, что в нем блок управления содержит первый и второй элементы памяти, коммутатор и дешифратор, первый и второй выходы

KoTopol-o являются первым и вторым Bbl ходами блока управления и соединены с единичными входами первого и второго элементов памяти соответственно, нулевые входы которых соединены с третьим выходом дешифратора, синхровходы соединены с тактовым входом блока управления, а выходы первого и второго элементов памяти соединены соответственно с первыми и вторыми входами дешифратора и коммутатора, третий вход дешифратора соединен с . выходом коммутатора, третий, четвертый и пятый входы которого являются соответственно входом пуска блока управления, входом логической единицы и.входом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 520703, кл. H 03 K 13/25б, 1975.

2. Авторское свидетельство СССР

Н 549804, кл. G Об F 5/04, 1975 (прототип) 898419

Составитель M. Аршавский

Редактор M. Недолуженко Техред. А. Савка орректор И. flo8o

Заказ 11950/б5 . Тираж 731 Подписное

ВНИИПИ Государственного коиитета СССР по делан изобретений и открытий

113035,- Москва, 3-35, Рауаская наб,, д. 4/5 филиал ППП ."Патент", г. Ужгород, ул. Проектная, 4