Устройство для преобразования координат

Иллюстрации

Устройство для преобразования координат (патент 898426)
Устройство для преобразования координат (патент 898426)
Устройство для преобразования координат (патент 898426)
Устройство для преобразования координат (патент 898426)
Показать все

Реферат

 

Союз Советских

Социапистичесних

Республик

О П И С А Н И Е ()898426

ИЗОБРЕТЕН ИЯ

К ЛВтОРСКОМЮ СВИДЕтИЛЬСТВУ (61) Дополнительное к авт. свнд-ву(22) Заявzeeo 11. 02. 80 (21) 2g13$3g/18-24 (51}М. К».

G 06 F 7/548 с присоединением заявки рв

Ркудеретееее4 кеввтет

ИСР ае лавен веееретеенй в етерытвв (23) П рнорнтет

Опубликовано 15.01.82. Бюллетень М 2 (53) УИК681.325. .5(088.8) Дата опубликования опнсання 15,01.83 (72) Авторы изобретения

С.К. Дауров и В,И. Кнышев

i

Саратовский политехнический инсти (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ КООРДИНАТ

Изобретение относится к вычислительной технике и предназначено для преобразования прямоугольных координат в полярные и наоборот.

Известно устройство, которое содержит синусный и косинусный преобразователи, на одни входи которых подаются проекции вектора, а на вторые - код аргумента из регистра. Вы.ходы синусного и косинусного преобра- зоаателей соединены со входами сумматора; выход которого через селектор знака подсоединен ко входу анализатора. Анализатор совместно с логическим блоком осуществляет поразрядное

И ,:формирование кода в регистре аргу.мента. Происходит автоматическая отработка аргумента вектора, а напряжение на выходе сумматора соответству" ,ет значению модуля (П .

Недостатком этого устройства являются ограниченные функциональные ,возможности, 2

Наиболее близким по технической сущности к изобретению является уст-, ройство, содержащее суммирующие и реверсивные счетчики, генератор импульсов, счетчик аргумента, соединенный с шиФратором и раэличителем квадрантов,. ключи, блок управления, схему переноса, блоки умножения, одни из входов которых соединены с шифратором, другие - через первый ключ с генератором импульсов и через реверсивный счетчик - со схемой переноса, подключенной к суммирующим счетчикам, а выходы блоков умножения соединены с одним из входов второго и третьего ключей, подключенных к суммирующим счетчикам и блоку управления, соединенному с реверсивным счетчиком, схемой переноса, счетчи-. ком аргумента и первым ключом, и компаратор, входы которого соединены с одним из выходов второго и третьего ключей, а выход - с блоком управле-, ния (23.

98ч26

5S

3 8

Недостатком данного устройства является низкое быстродействие, обусловленное используемым методом формирования кодов результата, а также методом ввода исходных данных в умножители. Например, ввод проекций Х и

У вектора R B блок умножения осуществляется следующим образом. Код Nq заносится в двоичный счетчик, находящийся в режиме вычитания, затем на счетный вход счетчика поступают импульсы с генератора импульсов, которые одновременно поступают на блоки умножения. Содержимое счетчика уменьшается и наконец полностью обнуляется, по этому сигналу устройство управления закрывает соответствующий ключ, и поступление импульсов прекращается. Аналогичная операция повторяется с кодом N и далее при формировании кода N< аргумента. При этом в каждом такте формирования кода Ny, описанная процедура повторяется и так до окончательного формирования кода Ny. Недостатком данного устройства является также зависимость време ни преобразования от величины исходных данных.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для преобразования координат, содержащее блок управления, дешифратор квадрантов, первую схему сравнения, два коммутатора, два блока умножения, первые входы которых соединены соответственно с выходами шифратора, выходы блоков умножения подключены соответственно к входам первого и второго коммутаторов, управляющие входы которых соединены с первым выходом блока управления, первый и второй входы дешифратора квадрантов являются первым и вторым управляющими входами устройства, введены вторая и третья схемы сравнения, третий, четвертый, пятый и шестой коммут аторы, сумматор, четыре регистра, три распределителя, три цифроаналоговых преобразователя, первые входы которых соединены с входом опорного напряжения устройства, вторые входы подключены соответственно к выходам первого, второго и третьего регистров, входы которых соединены соответственно с выходами первого, второго и третьего распределителей, информационные входы первого, второго, третьего и четвертого регистров

I0

25 зо

45 являются соответственно первым, вторым, третьим и четвертым информационными входами устройства, выходы распределителей соединены соответственно с выходами первой, второй и третьей схем сравнения, выход первого цифро-аналогового преобразователя подключен к входу третьего коммутатора и к первому входу четвертого коммутатора, выход которого соединен с вторым входом первого блока умножения, выход второго цифро-аналогового преобразователя подключен к входу пятого коммутатора, к первому входу шестого коммутатора, выход которого соединен с вторым входом второго блока умножения, выход третьего цифро-аналогового преобразователя подключен к вторым входам четвертого и шестого коммутаторов и к первому входу третьей схемы сравнения, второй вход которой и первый вход блока управления соединены с выходом сумматора, входы первой схемы сравнения соединены сбответственно с первым выходом первого коммутатора и с выходом третьего коммутатора, входы второй схемы сравнения соединены соответственно с первым выходом второго коммутатора и с выходом пятого коммутатора, входы сумматора соединены соответственно с вторыми выходами первого и второго коммутаторов, выход дешифратора квадрантов подключен к входу четвертого регистра, выход которого соединен с входом шифратора, управляющие входы третьего, четвертого, пятого и шестого коммутаторов подключены к первому выходу блока управления, второй выход которого соединен с управляющими входами первого и второго распределителей, третий и четвертый выходы блока управления подключены соответственно к управляющим входам третьего распределителя и четвертого регистра, второй вход блока управления является входом установки вида преобразования устройства.

Кроме того, в устройстве блок управления содержит триггеры, элементы

И, ИЛИ, счетчик циклов, генератор синхроимпульсов, запоминающий узел, схему сравнения, микропрограммный автомат и распределитель импульсов, причем входы микропрограммного автомата подключены соответственно к выходам схемы сравнения, счетчика циклов и к единичному выходу первого

1 триггера, а выходы соединены с так5 в

Коды N„ и N с выходов регистров

1 и 2 отдаются на входы ЦАП 5 и 7, на выходах которых появляются соответственно их аналоговые эквиваленты, поступающие через коммутаторы 1О, 11 и на входы блоков умножения 8 и 9, на другие входы которых поступают величины сов т и sinf с выходов шифратора 23. Произведения через коммутаторы 18 и 19 поступают на входы сумматора 17, с выхода которого сумма подается на вход блока управления

25, реализующего процесс формирования .кода аргумента Йу в соответствии с . выражением (Х.cosf +Y sing) =R, которое отражает основную идею метода преобразования координат.

Дальнейший процесс формирования кода Нт показан на фиг. 2 (для nepao-: го квадранта) и осуществляется блокам 25 управления.

5 89842 тирующими входами запоминающего узла, распределителя импульсов, генератора синхроимпульсов, счетным входом второго триггера и с первым входом элемента ИЛИ, вход триггера является вторым входом блока, единичный выход триггера подключен к первому входу первого элемента И, нулевой выход - к первому выходу блока и к первому входу второго элемента И, 1о выход которого является вторым выходом блока, выход первого элемента

И является третьим выходом блока, четвертый выход которого соединен с выходами распределителя импульсов и 1% второго триггера, выход генератора синхроимпульсов подключен к вторым входам элементов И, ИЛИ, выходы эле мента ИЛИ соединен с входом счетчика циклов, первый вход блока соединен с первым входом схемы сравнения и с входом запоминающего.узла, выход которого подключен и второму входу схемы сравнения.

На фиг. 1 дана схема устройства, зу на фиг. 2 - схема блока управления; . на фиг, 3 - диаграмма метода формирования кода аргументе.

8 состав устройства входят регистры 1-4 для хранения кодов проекций вектора, модуля и аргумента цифро-аналоговые преобразователи {ЦФ)

5-7, блоки умножения 8 и 9, номмутатора 10-13, схемы 14-16 сравнения, сумматор 17, коммутаторы 18 и 19, распределители 20-22, шифратор 23, дешифратор квадрантов 24, блок 2$ управления, вход 26 опорного напряжения устройства, информационные входы 27-.

30 устройства, управляющие входы 31 и 32 и вход 33 установки вида преобразования. устройства, триггер 34, элементы И 35 и 36, счетчик 37 циклов, элемент ИЛИ 38, генератор 39 синхроимпульсов, запоминающий узел

40, схема 41 сравнения, распредели тель 42 импульсов, триггер 43, микропрограммный автомат 44.

Устройство работает следующим образом.

В исходном положении, когда коммутаторы i0 и 11, 12 и 13, 18 и 19 установлены в положении, указанные на фиг. 1, устройство осуществляет преобразование прямоугольных координат в полярные. Для этого в регистры

33

1 и 2 соответственно записываются коды М„ и N, а регистры 3 и 4 обнуляются.

Процесс формирования кода аргумента Иу в устройстве осуществляется, начиная со старших разрядов, причем, учитывая, что максимальный угол в регистре 4 равен 27, первые два старших разряда в зависимости ot соотношения знаков Х, Y устанавливаются дешифратором квадрантов 24, при этом начальные значения регистра 4 равны

0, 90, 180, 270

В общем случае при формировании

K-ore разряда кода М в этот разряд записывается единица, что соответствует увеличению предыдущего угла на Ик 27 22 . Через некоторое время величина с выхода сумматора 17 поступает на вход блока 25 управления, где проверяется условие R„ R» q . Ec" ли это условие не выполняется, то

К-й разряд обнуляется и процесс формирования переходит к К+1-ому разряду, если оно выполняется, то необхо" димо проверить еще дополнительное ус-ловие, а именно, определить тенденцию дальнейшего изменения величины модуля

Я, рпя чего аргументу V придает элементарное приращение 69 при этом полученное значение Й„ сравнивается с йк. Если й„ i К (тенденция дальнейшего роста), то единица в К-ом разряде сохраняется, в противном случае (тенденция дальнейшего уменьшения) K-й разряд обнуляется.

Описанный процесс повторяется со всеми разрядами регистра 4 и после его завершения в регистре сформи-. рован код, соответствующий углу

8g8426 8 сигнал схемы 16 нулевой (сформированный цифровой код больше преобразуемои

9„-7 а, гт г =т

Е„

На выходе сумматора 17 аналоговая величина соответствует модулю R, которая для однородности представления результатов преобразования с помощью замкнутой цепи, состоящей из схемы

30 сравнения 16, распределителя 22, регистра 3 и цифро-аналогового преобразователя 6, преобразуется в цифровую форму. Процесс аналого-цифрового преобразования заключается в подборе цифрового эквивалента преобразуемой

t$ аналоговой величине.

В исходном состоянии регистр 3 обнулен и с выхода ЦАП 6 нулевой сигнал поступает на один из входов схе- 26 мы 16, на другой вход которой поступает преобразовываемый аналоговый сигнал P. Схема 16 осуществляет сравнение входных сигналов и вырабатывает на выходе единичный сигнал, если пре- 2З образуемая величина больше величины, поступившей с выхода ЦАП 6, и нулевой - в противном случае. Процесс прербразования начинается по команде с блока 25 управления, по которой раз- 36 решается прохождение входного сигнала распределителя 22 на первый из его выходов. Единичный сигнал с выхода схемы 16 через распределитель 22 поступает в первый (старший) разряд ре- у гистра 3 и записывается в нем. Полученный цифровой код преобразуется в аналоговую величину и поступает для сравнения с преобразуемым сигналом на вход схемы 16. Во втором такте уу выходной сигнал схемы 16 вторично поступает в первый разряд регистра 3 и записывается в нем, после чего блок

25 управления осуществляет сдвиг распределителя 22 на один шаг вправо,в результате чего входной сигнал распределителя 22 поступает на его второй выход, т.е. созданы условия для формирования второго разряда кода.

В результате вторичной записи проверяется правомерность записанной единицы s данный разряд, в частности, если после первого такта на выходе схемы 16 появляется единичный сигнал, то это свидетельствует о правильности единицы в данном разряде, так

И как аналоговый эквивалент сформированного цифрового кода меньше преобразуемого сигнала, если же выходной

ro сигнала), то записанная в первом такте единица стирается записью нуля в этот же разряд. Аналоговый эквивалент формируемого цифрового кода никогда не должен превышать величину преобразуемого сигнала. Поэтому, если в результате записи единицы s какой-либо разряд, данное положение нарушается, то во втором такте эта единица стирается нулевым сигналом с выхода схемы сравнения. В результате чего на выходе схемы сравнения востанавливается единичный сигнал и в таком положении начинается формироваwe следующего разряда кода.

Данный режим формирования не является оптимальным по быстродействию, например в случае единичного сигнала с выхода схемы сравнения можно было сразу перейти к формированию следующего разряда, а в случае нулевогозапись нуля в данный разряд совместить с записью единицы в следующем.

Но для реализации указанных логических операций каждый аналого-цифровой преобразователь необходимо снабдить отдельным блоком управления, Здесь для реализации. описываемого режима преобразования необходимы только сигналы синхронизации, вырабатываемые общим блоком управления.

Через п (n - разрядность регистра

3) циклов в регистре 3 сформирован код с точностью до единицы младшего разряда.

Таким образом, результаты преобразования находятся: в регистре 3код модуля, в регистре 4 - код аргумента.

Устройство может работать также в режиме преобразования полярных координат в прямоугольные, т.е. по известным модулю и аргументу определяются проекции X u Y вектора R. Для этого коммутаторы 10-13, 18 и 19 устанавливаются в противоположные (относительно изображенному на фиг. 1) положения.

Коды модуля и аргумента заносятся в регистры 3 и 4 соответственно, регистры 1 и 2 обнуляются. В зависимости от величины кода аргумента с регистра 4 в дешифратор квадрантов выдается сигнал, по которому определяются знаки проекций X u Y.

Код с выхода регистра 3 поступает на ЦАП 6, выход которого через со6

10 величина, которая по управляющему импульсу записывается в узел 40. На этом завершается нулевой цикл, а следующий начинается с увеличения счетчика циклов 37 на единицу, посредством подачи через элемент ИЛИ 38 импульса с выхода автомата 44. 3атем единичный сигнал через распределитель импульсов 42 записывается в первый разряд регистра 4 и через не которое время на входах узла ЧО и схемы сравнения 41 появляется величина R, однако она не записывается в узел 40, так как нет разрешающего сигнала. Таким образом, схема 41 осу- ществляет сравнение величин R> с выхода узла 40 и Р или в общем случае

К„ „ и RÄ (проверка основного условия). Сигнал с выхода схемы 41 равен единице, если R„ r R„,, и нулю - в противном случае. Если Х О, то К"й ,разряд регистра 4 обнуляется и по сигналу распределитель импульсов 42 сдвигается на один шаг вправо для формирования следующего разряда регистра

4. Далее анализируется содержимое счетчика циклов 37, и, если сигнал на выходе счетчика 37 равен "0" (Ксп), то содержимое счетчика увеличивается на единицу, т.е, начинается сле" дующий цикл, Если сигнал на выходе схемы 41 сравнения равен "1", то выдается разрешение на запись йк в узел 40, а затем устанавливается твиггер 43 в единицу, что соответствует записи в и-й разряд регистра 4 единицы, в результате чего на выходе сумматора !7 появляется величина R „. Схема 41 осу1 ществляет сравнение R< и R (провер" ка дополнительного условия). При усI ловии.R Rz возвращается триггер ,43 в исходное положение, затем осуществляется сдвиг распределителя импульсов 42 вправо, на один шаг и т.д., как описывалось ранее. При условии и „ а В„, К-й и и-й разряды регистра 4 обнуляется, появившееся на выходе сумматора 17 значение RÄ q восстанавливается в узле 40 и далее, как описывалось.

Через h- циклов содержимое счетчика 37 станет равным и, формирование кода аргумента завершится, и осуществляется переход к преобразованию аналоговой величины в цифровую форму.

Этот процесс описан ранее, а блок управления 25 осуществляет только сдвиги распределителя импульсов 22, 89842 ответс твующие входы коммутаторов 10 и 11 соединен со входами блоков умножений 8 и 9, на другие входы которых с соответствующих выходов шифратора 23 поступают величины cosf" и

s1n3, при этом на выходах блоков умножения 8 и 9 появляются величины

R ° cos т и к s1п т.

Через промежуток времени, необходимый для завершения переходных процессов, блок 25 управления выдает команду, разрешающую работу распределителей 20 и 21. С этого момента начинается процесс аналого-цифрового преобразования величин, в резулИз тате которого в регистрах 1 и 2 сформированы коды проекций Х и Y. указанные величины соответственно с выхо" дов коммутаторов 18 и 19 поступают на одни входы схем сравнения 14 и 15, 20 на другие входы которых через коммутаторы 12 и 13 с выходов ЦАП 5 и 7 поступают аналоговые эквиваленты цифровых кодов регистров 1 и 2, коды в . которых формируются выходными сигна- 23 лами схем 14 и 15 через распределител и 20 и 21, управляемыми блоком 25 управления. Процесс формирования кодов и в регистрах 1 и 2 осуществляется аналогично случаю преобразова- 36 ния аналоговой величины модуля вектоpe °

Блок управления работает следующим образом.

В исходном состоянии триггеры 34 и 43, счетчик 37 обнулены, а распределитель импульсов 42 находится в положении, когда его вход соединен с первым из его выходов. Далее осуществляется установка режима преобра- 46 зования, при этом единичное состояwe триггера 34 соответствует преобразованию прямоугольных координат в полярные, а нулевое - обратному. Сиг" нал с нулевого выхода триггера 34 осу ществляет управления коммутаторами

10-13, 18 и 19 а сигнал с единичного выхода поступает на вход автомата 44, где в зависимости от его зна-. чения реализуется та или икая ветвь граф-схемы алгоритма.

Рассмотрим первый режим преобразования, когда триггер 34 находится в единичном положении. 8 устройстве в регистры 1 и 2 засылаютс>- коды Nq и и соответственно, а регистры 3,, 4 обнуляется, после чего начинается процесс преобразования. С выхода сумматора 17 на вход узла 40 поступает

11 8984

Счетчик циклов 37 реализован так, что когда его содержимое становится равным и, на его выходе появляется сигнал, а следующий импульс, подаваемый на счетчик, обнуляет его. Запускается генератор синхроимпульсов 39, импульсы которого через элемент ИЛИ

38 поступают на вход счетчика 37, а также элемент И 35 разрешенный единичным уровнем с триггера 34, на управ- 16 ляющий вход распределителя 22, содержимое счетчика циклов станет равным и и микропрограммный автомат 44 останавливает генератор 39, затем, увеличивая счетчик 37 на единицу, абну- 15 ляет его и передает управление на задание нового режима преобразования.

Процесс преобразования полярных координат в прямоугольные проходит значительно проще, чем рассмотренный, gy а блок управления осуществляет только сдвиг распределителей импульсов 20 и

21, управляющие импульсы на которые подаются одновременно от генератора синхроимпульсов 39 через элемент И

3б разрешенный единичным уровнем нулевого выхода триггера 34. формула изобретения

36

1. Устройство для преобразования координат, содержащее блок управления, дешифратор квадрантов, первую схему сравнения, два коммутатора, два блока умножения, первые входы которых соединены соответственно с выходами шифратора, выходы блоков умножения подключены соответственно к информационным входам первого и второго ком49 мутаторов, управляющие входы которых соединены с первым выходом блока управления, первый и второй входы дешиФратора квадрантов являются первым и вторым управляющими входами устройства, о т л и ч а ю щ е е с я тем, 45 что, с целью повышения быстродействия

У в него введены вторая и третья схемы сравнения, третий, четвертый, пятый и шестой коммутаторы, сумматор, четыре регистра, три распределителя, три цифра-аналоговых преобразователя, первые входы которых соединены с входом опорного напряжения устройства, вторые входы подключены соответственно к выходам первого, второго и треть- его регистров, входы которых соединены соответственно с выходами первого, второго и третьего распределителей, 26 12 информационные входы первого, второго, третьего и четвертого регистров являются соответственно первым, вторым, третьим и четвертым информационными входами устройства, входы распределителей соединены соответственно с выходами первой, второй и третьей схем сравнения, выход первого цифроаналогового преобразователя подключен к информационному входу третьего коммутатора и к первому информационному входу четвертого коммутатора, выход которого соединен с вторым входам первого. блока умножения, выход второго цифра-аналогового преобразователя подключен к информационному входу пятого коммутатора и к первому информационному входу шестого коммутатора, выход которого соединен с вторым входом второго блока умножения, выход третьего цифра-аналогового преобразователя подключен к вторым.информационным входам четвертога и шестого коммутаторов и к первому входу третьей схемы сравнения, второй вход которой и первый вход блока управления соединены с выходом сумматора, входы первой схемы сравне" ния соединены соответственно с первым выходом первого коммутатора и с выходом третьего коммутатора, входы второй схемы сравнения соединены соответственно с первым выходом второго коммутатора и.с выходом пятого коммутатора, входы сумматора соединены соответственна с вторыми выходами первого и второго коммутаторов, выход дешифратора квадрантов подключен к входу четвертого регистра, выход которого соединен с входом щифратора, управляющие входы третьего, четвертого, пятого и шестого коммутаторов подключены к первому выходу блока управления, второй выход которого соединен с управляющими входами первого и второго распределителей, третий и четвертый выходы блока управления под ключены соответственно к управляющим входам третьего распределителя и четвертого регистра, второй вход блока управления является входом установки вида преобразования устройства.

2. Устройство па и. 1, о т л и - . ч а ю щ е е с я тем, что блок управления содержит триггеры, элементы И, ИЛИ, счетчик циклов, генератор синхроимпульсов, запоминающий узел, схему сравнения, микропрограммный автомат и распределитель импульсов, при-

13 89842 чем входы микропрограммного автомата подключены соответственно к выходам схемы сравнения, счетчика циклов и к единичному выходу первого триггера, а выходы соединены с тактирующими входами запоминающего узла, распределителя импульсов, генератора синхроимпульсов, счетным входом второго триггера и с первым входом элемента ИЛИ, вход триггера является 1в вторым входом блока, единичный выход триггера подключен к первому входу первого элемента И, нулевой выходк первому выходу блока и к первому входу второго элемента И, выход кото- рого является вторым выходом блока, выход первого элемента И является третьим выходом блока, четвертый вы6 4 ход которого соединен с выходами распределителя импульсов и второго триггера, выход генератора синхроимпульсов подключен к вторым входам элементов И, ИЛИ, выход элемента ИЛИ соединен с входом счетчика циклов, первый вход блока соединен с первым вхо" дом схемы сравнения и с входом запоминающего узла, выход которого под" ключен к второму входу схемы сравнения.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

0 519725, кл. G 06 G 7/22, 1974.

2. Авторское свидетельство СССР 453690, кл. G 06 F 7/38, 1972 (прототип).