Устройство управления прерыванием программ

Иллюстрации

Устройство управления прерыванием программ (патент 898434)
Устройство управления прерыванием программ (патент 898434)
Устройство управления прерыванием программ (патент 898434)
Устройство управления прерыванием программ (патент 898434)
Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

G 06 F 9/46

Гоаударствснхый комитет

СССР оо делан изоорвтений и открытий

Опубликовано 15. 01.82 Ьтоллетемь М 2

Дата опублнкованмя описания 17.01.82 (53) УДК 681 325 (088.8) (72) Авторы изобретения

П. И. Власенко и П. В. Турлаков ,I

1 кл Г } ;,, I

ВЯКАЩТЕУд (7I ) Заявитель (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПРЕРЫВРНИЕМ ПРОГРАММ

Изобретение относится к вычисли.тельной технике и может быть использовано в мультипрограммных вычислительных системах, работающих в реальном масштабе времени.

Известно устройство прерывания; содержащее селектор, элементы И, триггер запроса, элемент НЕ, реализующее прерывание системы при поступлении запроса (1).

Недостаток этого устройства заключается в ограниченных функциональных воэможностях, исключающих применение его в мультипрограммных вычис-лительных системах.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство для управления прерыванием программ, содержащее регистр запросов, два дешифратора, блок памяти, узел синхро-низации, шифратор, регистры, схемы сравнения, элемент ИЛИ, узел приоритета, группы элементов И (2j.

Недостатком этого устройства является ориентация на мультипрограммные системы с разделением памяти на фиксированное число разделов опреде- ленной длины, которая должна превышать максимально возможную длину выполняемых программ, т.е. ограниченная область применения.

Цель изобретения - расширение области применения устройства, !

О

Поставленная цель достигается темя что в устройство управления прерыванием программ, содержащее первый и второй блоки элементов И, блок памяти, первый элемент ИЛИ, причем

IS первый выход первого регистра соеди" нен с первым входом первого блока элементов И, информационный вход первого регистра является запросным входом устройства, выход первого элемента ИЛИ является выходом прерывания устройства, выход блока памяти соединен с первым входом второго блока элементов И, введены блоки

898434

У

4S

55 элементов И с третьего по девятый, первый, второй блоки элементов ИЛИ, блок элементов НЕ, сумматор, элементы И с первого по пятый, второй и третий элементы ИЛИ и триггер, причем второй выход первого регистра соединен с первым входом второго элемента ИЛИ и с первыми входами первого и второго элементов И, единичный выход триггера соединен со вторым входом второго элемента ИЛИ, выход второго элемента соединен с первым входом третьего блока элементов

И и с первым входом четвертого блока элементов И, второй вход третьего блока элементов И соединен с выходом первого регистра, выход третьего блока элементов И Соединен с первым входом пятого блока элементов И, с первым входом шестого блока элементов И и через блок элементов

НЕ с первым входом сумматора, первый и второй выходы сумматора соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых соединены с первым входом пятого элемента И и с третьим выходом первого регистра, единичный выход триггера соединен со вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, второй вход первого элемента И соединен со вторым выходом сумматора, первый выход сумматора соединен со вторым входом второго элемента И и с входом седьмого блока элементов И, первый вход ко" торого соединен с третьим выходом сумматора, выход седьмого блока элементов И соединен с информационным входом второго регистра, выход которого соединен со вторым входом четвертого блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, второй вход которого соединен с выходом второго блока элементов И, выход первого блока элементов ИЛИ соединен со вторым входом сумматора, выход третьего элемента И соединен с входом триггера, со вторым входом шестого блока элементов И, с управляющим входом третьего регистра и с первым входом первого элемента ИЛИ, выход второго блока элементов ИЛИ соединен с информационным входом четвертого регистра, выход четвер5

И

35 того регистра соединен с первым входом восьмого блока элементов И, выход которого является первым информационным выходом устройства, выход третьего элемента ИЛИ соединен со вторым входом первого элемента ИЛИ, со вторым входом первого блока элементов И и с первым информационным входом третьего регистра, второй информационный вход которого соединен с первым входом блока памяти, с третьим входом первого элемента ИЛИ и с выходом четвертого элемента И, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и со вторым входом пятого блока элементов

И, выход которого соединен со вторым входом блока памяти и с первым входом второго блока элементов ИЛИ, второй вход которого соединен с выходом блока памяти, выход первого блока элементов И соединен с третьим входом второго блока элементов ИЛИ, четвертый вход второго блока элементов ИЛИ соединен с выходом шестого блока элементов И, выход третьего регистра соединен с первым входом девятого блока элементов И, второй вход которого соединен с первым управляющим входом устройства и со в1 орым входом восьмого блока элементов И, выход девятого блока элементов И является вторым информационным выходом устройства, второй вход второго блока элементов И соединен со вторым управляJ ющим входом устройства.

На чертеже приведена структурная схема устройства.

Устроиство содержит регистр 1, блок элементов И 2, элемент ИЛИ 3, блок элементов И 4, регистр 5, блок элементов И б, блок элементов НЕ 7, блок элементов И 8, блок элементов

ИЛИ 9, блок элементов И 10, элемент

И 11, сумматор 12, элемент И 13, элемент И 14, триггер 1, элемент И 1б, блок элементов И 17, элемент И 18, блок 19 памяти, блок элементов ИЛИ 20„ элемент ИЛИ 21,блок элементов И 22, регистр 23, регистр 24, блок элементов И 25, элемент ИЛИ 26, блок элементов И 27, информационный вход 28 устройства, управляющие входы 29 и 30 устройства, информационный выход 31 устройства, выход 32 прерывания устройства, информационный выход 33 устройства.

5 898434 4

Устройство работает следующим об- устанавливается в "1" триггер 15 и формируется сигнал прерывания на

По информационному входу 28 в ре- выходе 32. Регистр 24 также устанавгистр 1 вводится поступивший в сис- ливается в нулевое состояние, что тему код запроса, который содержит в S соответствует постановке запроса на старшем разряде признак приоритет- решение. ности, а в остальных — код количест- Вслед за этим срабатывает элева требуемых ресурсов памяти. В за- мент И 16, который своим выходным висимости от значений этих парамет- сигналом передает код ресурсов запроров, а также от начального состояния 1в са с выхода группы элементов И 4 триггера 15 и регистра 5 устройст- через группу элементов И 22 в блок вом реализуется алгоритм работы. памяти 19 и через блок элементов

Пусть в системе выполняется при- ИЛИ 20 на Регистр 23, оритетная задача, т.е. триггер 15 находится в состоянии 11 1, старший М Если РесУРсы в системе меньше Реразряд регистра 1 также — в единич- сурсов запРоса, на сумматоре образуном состоянии и свободные ресурсы, ется разность с отрицательным знаинформация о которых содержится на ком, которая не пересылается на ререгистре 5, превышают ресурсы, тре- гистР 5 В РезУльтате сРабатывает буемые запросом. Тогда на обоих вхо- 20 элемент И 18, выходной сигнал котодах элемента И 14 оказываются еди- рого через элемент ИДИ 21 записывает ничные сигналы, и его выходной сиг- код в регистр 24, что соответствует нал через элемент ИЛИ 21 устанавли- операции постановки запроса в очевает код на регистре 24, передает редь, затем через блок элементов И 6 содержимое регистра 1 через блоки 2s передает содержимое регистра 1 через

Ьлементов И 6 и элементов ИЛИ 20 на блок элементов ИЛИ 20 на регистр 23 регистр 23 и, наконец, через элемент и, наконец, через элемент ИЛИ 26 фор"

ИЛИ 26 с выхода 32 посылает в сис- мирует сигнал прерывания. тему сигнал прерывания. Этим самым . Наиболее сложная последовательинициируется работа программы пре- щ ность действий вырабатывается при рарывания в системе, в процессе которой 6оТе устройства, когда в системе рена управляющий вход 30 поступает сиг- шаются неприоритетные задачи, но для нал, обеспечивающий считывание содер- выполнения поступившего приоритетжимого регистров 23 и 24 через блоки ного запроса не хватает свободных элементов И 25 и 27 в систему с вы- ресурсов памяти, После того ° как на ходов 31 и 33. сумматоре появляется отрицательная разность, срабатывает элемент И 13.

Предположим, что в начальном сос- Его выходной сигнал поступает на тоянии система выполняет неприоритет- управляющий вход блока памяти 19 и ные программы, т.е. триггер 15 нахо- производит считывание информаций о дится в нулевом состоянии. Тогда сиг- ресурсах, занимаемых последним поснал с его инверсного выхода через тавленным на решение неприоритетным элемент ИЛИ 3 стробирует передачу запросом. Эта информация поступает кода ресурсов с регистра 1 через блок через блок элементов ИЛИ 20 на реэлементов И 4 и блок элементов НЕ 7 гистр 23. Кроме того, сигнал с выхона сумматор 12, а также кода свобод- да элемента И 13 устанавливает на ных ресурсов с регистра 5 через блоки регистре 24 операций код и через эле" элементов И 8, ИЛИ 9 в прямом виде. мент ИЛИ 26 формирует сигнал прерываВ данном случае разность на суммато- ния. Программа прерывания, получив

Ре оказывается с положительным зна- описанным ранее путем информацию с ком, т.е. на первом управляющем вы- регистров 23 и 24, производит упряходе сумматора устанавливается еди- тывание последней неприоритетной заничный сигнал. В Результате через дачи, т.е. освобождение занимаемых блок элементов И 2 содержимое сумма- . ею ресурсов памяти. После завершения тора пересылается в регистр 5 и сра- процесса упрятывания на вход 29 устбатывает элемент И 11, выходным сиг- ройства из системы поступает сигнал, И налом которого содержимое регистра 1 который пересылает код ресурсов запередается через блоки элементов И 4 дачи через блок элементов ИЛИ 9 и и 17, ИЛИ 20 на регистр 23, а также блок элементов И 10 в прямом виде

898434 на сумматор. Если результат на сумматоре оказывается опять отрицательным, вновь срабатывает элемент И 13, и цикл повторяется. Так продолжается до тех пор, пока знак результата на сумматоре не становится положительным. Тогда результат через блок элементов И 2 пересылается на регистр 5 и, кроме того, срабатывает элемент И 11. Et-o выходной сигнал устанавливает в "1" триггер 15 и в нулевое состояние регистр 24, передает через блоки элементов И 17, ИЛИ 20 код запроса с выхода блока элементов И 4 на регистр 23 и через элемент ИЛИ 26 формирует сигнал прерывания.

1S формула изобретения

Устройство управления прерыванием программ, содержащее четыре регистра, первый и второй блоки элементов И, блок памяти, первый элемент ИЛИ, причем первый еЮход первого регистра соединен с первым входом первого блока элементов И, информацион- © ный вход первого регистра является запросным входом устройства, выход первого элемента ИЛИ является выходом прерывания устройства, выход блока памяти соединен с первым входом второго блока элементов И, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения, устройство содержит блоки элементов

И с третьего по девятый, первый второй блоки элементов ИЛИ, блок элементов НЕ, сумматор, элементы И с первого по пятый, второй и третий элементы .ИЛИ, триггер, причем второй выход первого регистра соединен с

55 первым входом второго элемента ИЛИ и с первыми входами первого и второго элементов И, единичный выход триггера соединен со вторым входом второТаким образом, устройство позволяет эффективно загрузить систему уо поступающими заявками и обеспечить оперативную постановку приоритетных заявок на обслуживание, независимо от наличия свободных ресурсов памяти, что делает возможным применение его 2$ как е обычных мультипрограммных сис" темах, так и в системах реального времени, т.е. расширить область применения устройства. го. элемента ИЛИ, выход второго элемента ИЛИ соединен с первым входом третьего блока элементов И и с первым входом четвертого блока элементов И, второй вход третьего блока элементов И соединен с первым выходом первого регистра, выход третьего блока элементов И соединен с первым входом пятого блока элементов И с первым входом шестого блока элементов И и через блок элементов НЕ с первым входом сумматора, первый и второй выходы сумматора соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых соединены с первым входом пятого элемента И,. и с третьим выходам первого регистра, единичный выход триггера соединен со вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, второй вход первого элемента И соединен со вторым выходом сумматора, первый выход сумматора соединен со вторым входом второго элемента И и с входом седьмого блока элементов И, первый вход которого соединен с третьим выходом сумматора, выход седьмого блока элементов И соединен с информационным входом второго регистра, выход которого соединен со вторым входом четвертого блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, второй вход которого соединен с выходом второго блока элемен1 тов И, выход первого блока элементов

ИЛИ соединен со вторым входом сумматора, выход третьего элемента И соединен с входом триггера, са вторым входом шестого блока элементов И, с управляющим входом третьего регистра и с первым входом первого элемента ИЛИ, выход второго блока элементов ИЛИ соединен с информационным входом четвертого регистра, выход четвертого регистра соединен с первым входом восьмого блока элементов

И, выход которого является первым информационным выходом устройства, выход третьего элемента ИЛИ соединен со вторым входом первого элемента

ИЛИ со вторым входом первого блока элементов И и с первым инфармациан7 ным входом третьего регистра, втарои информационный вход которого . едн

89 нен с первым входом блока памяти, с третьим входом первого элемента ИЛИ и с выходом четвертого элемента И, выход второго элемента И соединен с четвертым входом первого элемента

ИЛИ и со вторым входом пятого блока элементов И, выход которого соединен со вторым входом блока памяти и с первым входом второго блока элементов ИЛИ, второй вход которого соединен с выходом блока памяти, выход первого блока элементов И соединен с третьим входом второго блока элементов ИЛИ, четвертый вход второго блока элементов ИЛИ соединен с вы" ходом шестого блока элементов И, выход третьего регистра соединен с пер8434 10 вым входом девятого блока элементов

И, второй вход которого соединен с первым управляющим входом устройства и со вторым входом восьмого блока у элементов И, выход девятого блока элементов И, является вторым информационным выходом устройства, второй вход второго блока элементов И соединен со вторым управляющим входом

30 устройства.

Источники информациир принятые во внимание при экспертизе

1. Авторское свидетельство CCC1

N 699523, кл. 6 06 F 9/18, 1978.

is 2. Авторское свидетельство СССР

И 696459 кл. G 06 F 9/18, 1976 (прототип).