Запоминающее устройство с обнаружением и исправлением ошибок

Запоминающее устройство с обнаружением и исправлением ошибок

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсник

Социалистических

Реслублин (iu898509 (61) Дополнительное к авт. свид-ву (22) Заявлено 20.05.80 (21) 2927470/18-24 с присоединением заявки Р1е— (23) Приоритет

Опубликовано 15. 01 ° 82 ° бюллетень Ме 2

Дата опубликования описания 15.01.82 (51)М. Кл.

G 11 С 29/00

Гаоуавротееииый комитет

ССВР оо делам изобретений и открытий (53) УДК 681.327 (088.8) (72) Авторы изобретения

С.И.Аль-Укейли, И.А.Дичка, И.П.Дробязк

A.È.Êèÿí, В.И.Корнейчук.и М.Н.Орлов

1с,....

Киевский ордена Ленина политехнический Етнсти ут..;,; им. 50-летия Великой Октябрьской социалЬ1;.ццйаждй. рааолюците (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУ)ГЕНИЕМ

И ИСПРАВЛЕНИЕМ ОШИБОК

Изобретение относится к запомина=. юцим устройствам и может найти применение в цифровых вычислительных машинах, выполненных на функциональных узлах с большой степенью интеграции.

Известно запоминающее устройство с обнаружением и исправлением ошибок, содержащее накопитель, регистр адреса, блоки коррекции и анализа ошибок, регистр слова (13.

Недостатком этого устройства является низкая надежность.

Наиболее близким техническим решением к изобретению является запоминающее устройство с обнаружением и исправлением ошибок, содержащее накопитель, адресный блок, элементы

ИЛИ, регистры информации, входной регистр, формирователь контрольных сигналов, схему сравнения и блок управления (2) °

Недостатками этого устройства являются низкие быстродействие и надежность вследствие большой аппаратурной избыточности.

Цель изобретения - повышение бы-, стродействия и надежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с обнаружением и исправлением оши" бок, содержащее регистр адреса, ре гистры прямого и обратного кодов, блок кодирования, блок обнаружения

10 отказов, первый блок декодирования, блок управления, первый блок коррекции, группы элементов ИЛИ и накопитель, адресный вход которого соединен с выходом регистра адреса, информационный вход подключен к выходу элементов ИЛИ первой группы, а выход — к входам регистров прямого и обратного кодов, причем входы элементов ИЛИ первой. группы соеттинены соответственно с выходом блока кодирования и с инверсным выходом

I< регистра прямого кода, прямой выхоД которого подключен к первым входам

3 89850 первого блока коррекции, элементов

ИЛИ второй группы и блока обнаружения отказов, второй вход которого

/ соединен с инверсным выходом, регистра обратного кода выход

У

5 первого блока коррекции подключен ко вторым входам элементов ИЛИ второй группы, выходы которых соединены со входом первого блока декодирования, управляющие входы регистра адреса и регистров прямого и обратного кодов подключены к одним иэ выходов блока управления, введены второй блок декодирования, второй блок коррекции, третья, четвертая, пятая и шестая группы элементов ИЛИ и группы элементов И, причем первые входы элементов ИЛИ третьей группы соединены с инверсными выходами регистра обратного кода и первым входом второго блока кор" рекции, выход которого подключен ко вторым входам элементов ИЛИ третьей группы, выходы которых соединены со входом второго блока декодирования, входы элементов ИЛИ четвертой .и пятой групп подключены к выходам соответственно первого и второго блоков декодирования и одним из входов элементов И соответственно первой и второй групп, другие входы которых соединены с выходами блока обнаружения отказов, а управляющие выходы элементов И первой и второй групп и выходы элементов

ИЛИ четвертой и пятой групп подключены соответственно ко входам блока управления, информационные выходы, элементов И первой и второй групп соединены соответственно со вторыми

40 входами первого и второго блоков коррекции, выходы которых подключены к первым входам элементов И третьей и четвертой групп соответственно, вторые входы которых соединены с другими выходами блока управления, а выходы — со входами элементов ИЛИ шестой группы, выходы которых являются выходами устройства.

На фиг. 1 приведена структурная схема предложенного устройства, на фиг. 2 — структурная схема группы элементов И.

Устройство содержит (см; фиг. 1) регистр адреса 1 со входами 2, накопитель 3, регистр прямого кода 4, регистр обратного кода 5, первую группу элементов ИЛИ б, блок кодирования 7 со входом 8, блок об-, 9 ф наружения отказов 9, вторую 1О и третьи !1 группы элементов ИЛИ, первый 12 и второй !3 блоки декодирования, четвертую 14 и пятую 15 группы элементов ИЛИ, блок управления

l6, первую !7 и вторую 18 группы элементов И, первый 19 и второй 20 блоки коррекции, третью 21 и четвертую 22 группы элементов И и шестую 23 группу элементов ИЛИ и выходами 24 .

11ервые входы элементов ИЛИ третьей группы !1 соединены с инверсными выходами регистра обратного кода 5 и первым входом второго блока коррекции, вьиод которого подключен ко вторым входам элементов И1М тре-, тьей группы 11, выходы которых соединены со входом второго блока декодирования !3. Входы элементов ИЛИ четвертой 14 и пятой 15 групп подключены к выходам соответственно первого 12 и второго 13 блоков декодирования и одним иэ входов элементов

И соответственно первой 17 и второй

18 групп, другие входы которых соединены с выходами блока обнаружения отказов 9. Управляющие выходы элементов И первой 17 и второй 18 групп и выходы элементов ИЛИ четвертон

14 и пятой 15 групп подключены соответственно ко входам блока управления 16. Информационные выходы элементов И первой 17 и второй 18 групп соединены соответственно со вторыми входами первого 19 и второго 20 блоков коррекции, выходы которых подключены к первым входам элементов И третьей 21 и четвертой

22 групп соответственно, вторые входы. которых соединены с другими выходами блока управления 16, а выходы — со входами элементов ИЛИ шестой группы 23, выходы 24 которых являются выходами устройства.

Первая 1? и вторая 18 группы элементов И 25 (см. фиг. 2) представляют собой матрицы, причем одни из входов элементов И 25 подключены соответственно к шинам строк и к шинам столбцов матрицы соответственно.

Иа фиг. 2 обозначены сигналы контрольных разрядов от А до А

Устройство работает следующим образом.

При записи число поступает на блок кодирования 7 (см. фиг. 1), где кодируется по следующему алгоритму, 89850

Слово Х», Х „,...,Х, подлежащее записи в накопитель, разбивается на m групп по 1 разрядов (n=

=my!), т,е. 1 группа: Х»,Х,...,Х ;

2 группа: Х,» Х g+ - Х, 3 группа:

Х,„,) Х<,„ .»),g ° ., Х

В каждой группе производится контроль по четности, Значение контрольного разряда А (!=1-m) определяется из уравнения <<@.»+X<»»)g, ) 1О

»ь ° ° ° ю+Х с +

Контроль по нечетности производится также по столбцам. Таким образом, после кодирования подлежащее записи число имеет структуру: 15

Х» Х,...,Х А», X@»Xgg...,+ A<, Х „ф» Хр„ ), ..., X

А „ .

После кодирования число записывается в ячейку накопителя 3, адрес 20 которой указан в регистре адреса 1.

При.чтении слова производится определение значений контрольных разрядов A »-A g, по которым производится обнаружение и исправление 25 ошибок. 1

Характерной особенностью предла- гаемого кода являетея независимость числа контрольных разрядов от количества исправляемых ошибок. щ

Ио адресу, указанному в регистре адреса 1, число считывается из накопителя 3 и поступает на регистр прямого кода 4, с прямого выхода которого по сигналу блока управления 16 информация поступает на первый блок декодирования 12, где вычисляются значения контрольных разрядов А»-А „р которые анализируются элементами

ИЛИ группы 14. Если в результате щ анализа оказывается, что ошибки отсутствуют (А»=А =...,=А„„ =О), то на выходах элементов И первой группы

17 устанавливаются нулевые значения сигналов, в результате чего коррекция считанного слова не осуществляется, а сигнал с блока управления

16 разрешает выдачу считанного слова с выходов первого блока коррек- ции 19 через элементы И 21 на выходе устройства.

Если анализ контрольных разрядов показывает, что в слове присутствуют ошибки, причем на выходах элементов ИЛИ четвертой группы 14 появится код 11, то по сигналу .с блока уп-. равления 16 считанное слово с инверсного выхода регистра прямого кода записывается в ту же ячейку на9 б копителя 3 и считывается на регистр обратного кода 5.

С целью повышения быстродействия содержимое каждого из регистров 4 и 5 обрабатывается параллельно. На входы блока обнаружения отказов 9 поступает прямой код считанного слова и обратный код содержимого регистра 5. В блоке 9 производится сложение двух прямых кодов. Единицы в некоторых разрядах суммы означают, что одноименные разряды ячейки накопителя имеют отказы. Коррекция ошибки происходит следующим образом. На одни из входов элементов И первой 17 и второй 18 групп поступают значения контрольных разрядов, а на другие входы — сигналы с выходов блока об-. наружения отказов 9. Сработают только те элементы И групп 17 и 18, на вход которых поступают три единичных сигнала, а это свидетельствует о том, что корректируются только разряды, принадлежащие множеству отказавших разрядов. Если хотя бы на одном выходе элементов И первой 17 и второй 18 групп появляется единичный сигнал, то это означает, что коррекция произведена правильно. Информация об этом поступает с управляющих выходов элементов И групп 17 и 18 на блок управления 16. В блоках коррекции 19 и 20 производится сложение двух кодов, поступающих с регистров 4 и 5 и с информационных выходов элементов И первой 17 и второй 18 групп соответственно.

После коррекции производится повторный контроль. Если анализ контрольных разрядов показывает отсутствие ошибок, то по сигналу с блока управления l6 скорректированное слово поступает на выходы 24 устройства ..

Если на выходах элементов ИЛИ групп 14 или 15 появляется код Ol либо 10, то это означает, что слово содержит четное количество ошибок, принадлежащих одной строке либо одному столбцу накопителя 3.

В этом случае, а также если ни на одном из выходов элементов И первой

17 и второй 18 групп не появляется единичный. сигнал (что свидетельствует о неправильном определении ошибочных разрядов), блок управления

16 запрещает выдачу информации на выходы 24 устройства.

898509

Блок управления 16 сигнализирует о неисправимой ошибке, когда на выходах элементов ИЛИ обоих групп 14 и 15 появляется код Ol )0 а также в том случае, если на выходах элементов ИЛИ одной из этих групп появляется код Ol либо 10, и ни один из элементов Й групп 17 и 18 не сработал, либо когда последняя ситуация имеет место в обоих каналах.

Технико-экономические преимуще« ства предложенного устройства за-. ключаются в том, что в нем применяется меньшее по сравнению с известным количеством контрольных разрядов и значительно уменьшено время декодирования и коррекции,.за счет чего повышены быстродействие и надежность устройства, Формула изобретения

Запоминающее устройство с обнаружением и исправлением ошибок, содержащее регистр адреса, регистры прямого и обратного кодов блок ,кодирования, блок обнаружения отказов, первый блок декодирования, блок управления, первый блок коррекции, группы элементов ИЛИ и накопитель, адресный вход которого соединен с выходом регистра адреса, информаци1 онный вход подключен к выходу элементов ИЛИ первой группы, а выход к входам регистров пряМого и обратного кодов, причем входы элементов

ИЛИ первой группы соединены соответственно с выходом блока кодирования и с инверсным выходом регистра прямого кода, прямой выход которого подключен к первым входам первого блока

1 коррекции, элементов ИЛИ второй группы и блока обнаружения отказов, второй вход которого соединен с ин;версным выходрм регистра обратного . кода, выход первого блока коррек<ции подключен ко вторым входам элементов ИЛИ второй груипы, выходы ко"

;торых соединены со входом первого,вторые. входы которых соедищ.ны с 10 другими выходами блока управления, 4S

13

36

33 блока декодирования, управляющие входы регистра адреса и регистров прямого и обратного кодов подключены к одним из выходов блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и надежности устройства, оно содержит второй блок декодирования, второй блок коррекции, третью, четвертую, пятую и шестую гру пы элементов ИЛИ и группы элементов

И, причем первые входы элементов

ИЛИ третьей группы соединены с инверсными выходами регистра обратного кода и первым входом, второго блока

1 коррекции, выход которого подключен ко вторым входам элементов ИЛИ третьей группы, выходы которых соединены со входом второго блока декодирования, входы элементов ИЛИ четвертой и пятой групп подключены к выходам соответственно, первого и второго блоков декодирования и одним йз входов элементов И соответственно первой и второй групп, другие входы которых соединены с выходами блока обнаружения отказов, а управляющие выходы элементов И первой и второй групп и выходы элементов ИЛИ четвертой и пятой групп подключены соответственно ко входам блока управления, информационные выходы элементов И первой и второй групп,соединены соответственно со вторыми входами первог@ и второго блоков коррекции, выходы которых подключены к. первым входам элементов И третьей и четвертой групп соответственно, а выходы - co входами элементов ИЛИ шестой группы выходы которых являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 555443, кл. G 11 С 29/00, 1975.

2. Авторское свидетельство СССР по заявке )) 2707122/18-24, кл. 6 )I С 29/00, 1979 прототип .

898509

Составитель Т.Зайцева

Редактор А.Долинич Техред С.Мигунова Корректор С.Щомак, Заказ 11958/69 Тираж 623 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4