Устройство для сопряжения процессора с устройством отображения информации

Устройство для сопряжения процессора с устройством отображения информации

Иллюстрации

Показать все

Реферат

 

Союз Советски н

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

< 1900277

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. свнд-ву(22) Заявлено 24. 01 80 (21) 2904684/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 23.01.82. Бюллетень J% 3 (5t)Na. Кл.

G 06 F 3/04 ф судефстейиВФ кеинтет

СССР

he аелан нзобретеннй н еткрытнй (53) УДК 681.325 (088,8) Дата опубликования описания 25.01.82

Г. М. Петров, М. Л. Батанист и А. Н. Ратн ков

t. (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА

С УСТРОЙСТВОМ ОТОБРАЖЕНИЯ ИНФОРМАЦИИ

Изобретение относится к вычислительной технике и может быть исполь зовано в системах с удаленными от процессора внешними устройствами, например уст ройствами отображения информации.

Известны устройства для сопряжения процессора с устройствами ввода-вывода, содержащие буферные регистры ввода и вывода, регистры приема и выдачи, блок преобразования информации, накопители выдачи и приема, блок управления и дешифраторы адреса и команд Lll.

Недостаток этих устройств состоит в их сложности.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для сопряжения, содержащее процессор, устройство отображения, включающее блок приема информации, блок приема сигналов состояния, входы которых соединены соответственно с первым и BTQ рым входами процессора, блок индикации, блок передачи сигналов управления, выход которого соединен с процессором через блок защиты интерфейса, панель управления процессора, причем все указанные блоки уст ройства отображения соединены с блоком знакогенерации, формирователь сигналов готовности, входы которого соединены соответственно с выходами блока знакогенерации, с панелью управления, с выходом блока приема информации.

В этом устройстве для отображения информации данные из процессора

)5 на блок индикации поступают по интерфейсу, состоящему из некоторого количества частных интерфейсов (линий связи). По каждой из этих линий связи передается различная информа20 ция в зависимости от режима работы.

Наиболее сильные помехи возникают в таких линиях связи при изменении ре. жимов работы, вызывающих переключе3 90027 нив линий связи. Поэтому переключение линий связи (интерфейсов} производится в заданное время на основании информации, поступающей в со ответствии с программой из вычислительной системы или от оператора с панели управления устройства контроля. Этот позволяет за счет приостановки управления на время переключения устранить сбои в программе и 10 исключить зависания в системе свяви 52).

Недостаток известного устройства состоит в низких быстродействии и надежности, так как устройство не 15 исключает влияния помех, не зависящих от переключений в аппаратуре и вызывающих искажение данных о состоянии устройства, и простаивает в течение периодов переключений.

26

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор приема сигналов управления, первым выходом подключенный ко входу управляющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формирования сигналов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входом устройства отображения информации, вход дешифратора приема управляющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и вто рым и третьим входами устройства отображения информации, введены счетчик задержки и блок анализа состояний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходом буферного регистра, единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму входу буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу го" товности информации процессора, вто55 рой вход счетчика задержки соединен со вторым выходом дешифратора приема сигналов управления и первым единичным входом второго триггера, а выход — с первым входом второго элемента И, второй вход которого подклю чен к третьему выходу дешифратора приема сигналов управления, а выходко второму единичному входу второго триггера, второй выход и третий вход блока формирования сигналов готовностей соединены соответственно с четвертыми входам и выходом устройства отображения информации.

Блок формирования сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока, нулевой вход -с нулевым входом второго триггера и третьим входом блока, а единичный выход— с первым входом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом — ко второму выходу блока.

На чертеже представлена блок-схема устройства.

Устройство содержит счетчик 1 задержки, процессор 2, буферный регистр 3, дешифратор 4 приема сигналов управления, устройство 5 отображения, УО состоящее иэ блока 6 усилителей-приемников, блока 7 приема и дешифрации сигналов состояния, блока 8 индикации, блока 9 передачи сигналов управления и блока 10 знакогенерации и синхронизации, блок

11 формирования сигналов готовности и блок 12 анализа состояний, выход 13 процессора.

Блок 12 содержит триггеры 14 и

15 и элементы И 16 и 17, а блок 11элемент И 18, триггеры 19 и 20.

Процессор 2 обеспечивает выборку иэ памяти, обработку и передачу данных в одно или несколько устройств отображения с заданной последователь" ностью. Процессор 2 выдает информацию в буферный регистр, с выхода которого через усилители она выдается в линию связи ° Дешифратор 4 принимает из линий через усилители управляющие сигналы.

Устройство 5 отображения, предназначено для приема, преобразования и отображения на индикаторе сигналов, поступающих из процессора.

Устройство отображения может быть выполнено как экранный пульт графического дисплея. В состав УО входят блоки 6 и /, содержащие линейньк усилители-приемники и блок Я, якillo ëí, 5 9002 щий усилители-передатчики, а также блок 10 энакогенерации и синхронизации. Конструкция блока 10 зависит от типа индикатора, а сам блок 10 предназначен для обработки и преобра зования поступающей информации, например для формирования сигналов отклонения луча электронно-лучевой трубки в блоке индикатора, В блоке

10 формируются также сигналы син- 10 хронизации об окончании перемещения луча по экрану и сигналы для сообщения процессору об ошибках в принятых данных или о необходимости приема.

Блок 12 анализа состояния предназ- ts начен для выработки сигналов управления подготовкой и передачей данных в зависимости от готовности данных для передачи и от готовности линии связи и УО к приему информа- го ции °

Устройство работает следующим образом.

Данные из процессора 2 в устройство 5 отображения передаются отдель. 2s ными посылками, в каждой посылке передается не более 10 байтов, определяющие координаты одной точки на экране дисплея или код одного или несколько символов. Данные в каждой зв посылке передаются синхронно, а посылки передаются асинхронно. Пос, е передачи очередной посылки производится подготовка данных для следующей посылки, которая передается только после прихода управляющего сигнала из УО, сообщающего о его готовности к приему. Если к этому времени информация для посылки подготовлена, то вся посылка передается беэ получения внутри посылки ответных сигналов.

Подготовка данных, т.е. выборка иэ памяти процессора 2 и запись их в буферный регистр 3 производится тогда, когда триггер 14 выключен. Триггер

14 включается тогда, когда подготовлены данные для очередной посылки °

Кагда УО 5 готово принять очередную посылку, то включается триггер 15. Триггер включается сигналами готовности, поступающими по линии связи через блок 9 и дешифратор 4.

Если триггеры 14 и 15 включены, то через элемент И 16 проходит сигнал, >5 разрешающий передачу данных из буферного регистра 3 в УО 5. После окончания передачи данных в посылке буферный регистр 3 вырабатывает сиг77 6 нал "Конец передачи", который устанавливает оба триггера 14 и 15 в исходное состояние и включает счет чик 1 задержки. При этом в счетчике задержки 1 начинается подсчет импульсов синхронизации. Максимальное время работы счетчика равно времени прохождения сигнала по линии связи от УУ до УО и обратно. После отработки заданного времени счетчик включает специальный триггер, кото-, рый может включаться также сигналом готовности первого уровня.

Информация, поступающая в УО 5, проходит через два уровня. Сначала данные из блока 6 попадают во входные регистры не показаны блока 10 (при этом одновременно включается триггер 19), а затем из регистров— в преобразователь. Режимы обработки информации в блоке 10 определяются сигналами состояния из блока 7 (для отображения векторов, знаков и т.д 1

В преобразователе (не показан) блою

10 формируются сигналы, обеспечивающие получение изображения на экране индикатора в блоке 8. Преобразователь - это генератор векторов и генератор знаков.

Прохождение информации в блоке

10 позволяет совместить во времени процессы обработки информации, переданной в предыдущей посылке, и прием по линии связи очередной посылки..

В соответствии с прохождением информации в блоке 10 формируются два вида сигналов готовности первого и второго уровней ГОТ1 и ГОТ2. Сигналы готовности формируются по сигналу окончания работы преобразователя (при окончании формирования очередного элемента на экране индикатора) .

При этом, если во входном буфере есть информация (включен триггер 20), то она переписывается (передается) в преобразователь и формируется импульс, который выключает триггеры

20 и 19 и через блок передается в процессор 2. Этот импульс является сигналом ГОТ1, который свидетельствует о готовности УО 5 принять очередную посылку. Если же к моменту окончания работы преобразователя во входных регистрах нет информации (триггер 20 выключен), то включается триггер 19 и на выходе элемента И 18 появляется сигнал, который посгупает в блок 9 и после стробирования син900277

Формула изобретения

55 хроимпульсами передается в процессор

2 в виде серии импульсов. Эта серия импульсов является сигналом ГОТ2, который показывает, что вся принятая информация обработана и УО находится в режиме ожидания.

Сигналы ГОТ1 и ГОТ2 расшифровываются в дешифраторе 4 и включают триггер 15 готовности УО, после чего разрешается передача очередной посылки в УО.

Передача по линии связи готовности одиночным импульсом позволяет ускорить передачу данных, так как сокращает до минимума интервалы между посылками. Однако в результате помех одиночный импульс может показаться и потеряться в линии связи. В этом случае после окончания обработки данных в YQ. 5 сформируются многократные сигналы ГОТ2,.которые исключают пропадание сигналов готовности и, следовательно, исключают зависание в системе.

Кроме того, два сигнала готовности позволяют передавать в процессор

2 более полную информацию о состоянии

УО

Серия импульсов ГОТ ? передается в линию связи иэ блока 9 до тех пор, пока в блок 10 не попадут данные очередной посылки. Из-за задержки сигналов в линии связи поступление импульсов ГОТ2 в дешифратор 4 закончится с задержкой по отношению к моменту окончания передачи очередной помылки. Поэтому, чтобы импульсы

ГОТ2 не включили триггер 15 готовности повторно, после чего как уже посланы в УО 5 данные в ответ на этот сигнал ГОТ2, эти импульсы блокируются на элементе И 17 сигналом са счетчика 1 задержки.

Таким образом, после окончания передачи посылки из буферного регистра

3 включается счетчик 1 задержки и выключается триггер 15. Несмотря на то, что поступление импульсов ГОТ2 продолжается, они не проходят через элемент И !7 и не могут повторно включить триггер 15. При этом исключается возможность повторной передачи в УО 5 одной и той же посылке.

Блокировка сигнала ГОТ2 на эле" менте И 17) должна продолжаться в течение времени распространения сигнала по линии связи от процессора 2.

В связи с тем, что длина линии связи может быть различной, то для того, чтобы не снижать скорость obмена в линии, длительность сигнала задержки должна изменяться в зависимости от длины линии связи. Для этого в устройстве как только посылка данных поступит во входной буфер, а оттуда в преобразователь блока 1О (время прохождения данных через входной буфер составляет 0,1-0,2 мкс) на

10 входе блока 9 формируется сигнал

ГОТ1 и снижается сигнал ГОТ2.

Сигнал ГОТ1 после приема и расшифровки в дешифраторе 4 включает триггер 15 готовности УО и устанавлива15 ет счетчик задержки в исходное состояние.

Кроме этого для большей надежнос-! ти (если сигнал ГОТ1 исказился в линии связи) установка счетчика 13 в

20 исходное состояние производится также сигналом, формируемым счетчиком с задержкой, равной задержке сигнала в линии связи максимальной длины для данного устройства.

25 Таким образом, устройство обеспечивает повышение быстродействия и надежности.

1. Устройство для сопряжения процессора с устройством отображения информации, содержащее дешифратор приема сигналов управления, первым выходом подключенный ко входу управляющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формирования сигналов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входом устройства отображения информации, вход дешифратора приема управляющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и вторым и третьим входами устройства отображения информации, о т л и ч а ю щ е е с я тем, что, с целБю повышения быстродействия устройства, в него введены счетчик задержки и блок анализа состояний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходом буферного регист900277 ра, единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму вхо ду буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема сигналов управления и первым единичным входом второго триггера, а выход - с первым входом второго элемента И, второй вход которого подключен к третьему выходу дешифратора приема сигналов управления, а выход - ко второму единичному входу второго триггера, второй выход и третий вход блока формирования сигналов готовностей соединены соответственно с четвер. тыми входом и выходом устройства отображения информации.

2. Устройство по п.1, о т л ич а ю ц е е с я тем, что блок формирования сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока, нулевой вход-- с нулевым входом второго триггера и третьим входом блока, а единичный выход - с первым вхо 0 дом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока, 1$ Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР по заЯвке и 2735959/18-24, 2е кл. 6 06 F3/04,,1979.

2. Патент Японии И 52-41618, кл. 97(7)62, 1977 (прототип).

900277

Составитель В. Вертлиб

Редактор Л.филиппова Техред И. Гайду Корректор Г. Реи е гник

Заказ 12183/66 Тираж 731 ПодписнОе

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r, Ужгород, ул. Проектная,