Устройство для сложения п-разрядных десятичных чисел

Устройство для сложения п-разрядных десятичных чисел

Иллюстрации

Показать все

Реферат

 

Союз Советсиик

Социалистические республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТЕЛЬСТВУ ((()900282 (61) Дополнительное к авт. саид-ву(22)Заявлено 08.04.80 (21) 2906428/18-24

{51)М. Кл.

6 Об F 7/49 с присоединением заявки М (23 ) 11р нор и тет (Ьеударстеаввй кеиитет

CCCP ав делаю взебуетений н етевытнй (53) УдК 681.3 (088. 8) Опубликовано 23.01.82. Бюллетень М3

Дата опубликования описания 25.01 82

Ю. И. Баженов, В. В, Роздобара и Г. В. Кремез (72) Авторы изобретения

Военный инженерный Краснознаменный институт им. А.Ф. Можайского ( (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ и-РАЗРЯДНЫХ ДЕСЯТИЧНЫХ

ЧИСЕЛ

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах.

Известно устройство для сложения десятичных чисел, которое позволяет осуществить коррекцию результата суммирования за один такт 1.11.

Недостатками этого устройства явФ ляются необходимость коррекции резуль. тата и использование в декадах кода без ошибкообнаруживающей способности.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для сложения иразрядных десятичных чисел, в котором для представления каждой десятичной цифры используется Фибоначчиевая система счисления и исключается коррекция результата сложения. Каждый разряд устройства включает четыре сумматора сложения двух чисел и элемент ИЛИ (23.

Недостатком известного устройства является то, что в случае возникновения переноса в 1-й десятичный разряд требуется дополнительный такт сложения на суммирование единицы переноса и суммы циФр в этом разряде.

Это приводит к снижению быстродействия работы сумматора десятичных чи сел.

Цель изобретения — повышение быстродействия устройства суммирования десятичных чисел.

Поставленная цель достигается тем, что в устройстве для сложения и-разрядных десятичных чисел, кажИ дый i -й разряд которого (i l, 2,... n) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого, второго, третьего и чет26 вертого двоичных сумматоров данного разряда устройства подключены к выходам суммы данного разряда устройства соответственно, первый и второй входы второго, третьего и чет3 9002 вертого двоичных сумматоров данного разряда устройства подключены к входам первого и второго операндов данного разряда устройства соответственно, выходы переносов второго и 3 третьего двоичных сумматоров данного разряда устройства подключены к первому и второму входам первого элемента ИЛИ данного разряда устройства соответственно, выход переноса тре — 1Е тьего двоичного сумматора данного разряда устройства подключен к третьему входу четвертого двоичного сумматора данного разряда устройства, выход переноса которого подключен к выходу переноса из данного 1-го разряда устройства в (i+I)-й разряд устройства, в каждый i-й разряд устройства введены элемент И, второй элемент ИЛИ и блок формирования операндов первого двоичного сумматора и переносов в первый, второй и тре" тий двоичные сумматоры, первый, второй, третий и четвертый двоичные входы которого подключены к входу у переноса из (i-1)-ro разряда. устрой стеа в данный i-й разряд устройства, к первому и второму операндам i-ro разряда устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разряда устройства соответственно, а первый, второй, третий, четвертый и пятый выходы подключены к первому, второму, третьему входам первого двоич3$ ного сумматора данного разряда устройства, к первому входу элемента

И данного разряда устройства и к первому входу второго элемента ИЛИ данного разряда устройства соответственно, второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора данного разряда устройства, второй вход элемента И подключен к выходу nepeij носа первого двоичного сумматора данного разряда устройства.

Кроме того, блок формирования операндов первого двоичного сумматора и переносов е первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, причем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и Ко второму входу первого элемента И, выход первого эле82

4 мента HE подключен ко второму входу второго. элемента ИЛИ, выход которого подключен ко второму входу первого элемента ИЛИ,выход которого подключен к первому выходу бло ка, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам третьего и четвертого элементов И, третий вход блока подключен ко второму входу третьего элемента И, к первому входу второго элемента. ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента

И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего элемента И подключен к первым входам пятого и шестого элементов И, четвертый вход блока подключен ко второму входу пятого элемента И, к первому входу третьего элемента НЕ, выход которого подключен ко второму входу шестого элемента

И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход четвертого элемента НЕ подключен к четвертому выходу блока, пятый выход которого подключен к выходу пятого элемента И и ко входу четвертого элемента HE

На чертеже приведена функциональная схема одной декады устройства.

Схема состоит из четырех трехвходовых однозарядных двоичных сумматоров 1.-ч, элементов ИЛИ 5 и 6, элемента И 7 и блока 8 логических элементов, которьй состоит из четырех элементов НЕ 9-12, шести элементов

И 13«18, и трех элементов ИЛИ 19-21.

8 данном устройстве на входы блока 8 логических элементов )-го разряда поступают сигналы .от первого и второго операндов и переноса из(1-1)-го разряда, от первого и второго операндов и переноса от второго и третьего трехвходовых одноразрядных двоичных сумматоров данного десятичного разряда. Если из этих четырех сигналов один нулевой, то блок логических элементов передает единичные сигналы на входы первого трехвходового одноразрядного двоичного сумматора данного десятичного разряда, и суммирование осуществляется без блока 8.

Если все сигналы на входе блока 8 единичные, то сложение в младшем

1 0 1 0 В

5 900 разряде (с весом 1) осуществляется в соответствии с правилом 1+1+1+1 1 и формируется перенос в разряд с весом

3. Это достигается тем, что блок 8 логических элементов выдает на входы первого трехвходового одноразрядного ! двоичного сумматора данного десятичного разряда единицы, блокирует выход переноса этого сумматора и формирует перенос, поступающий на вход to третьего трехвходового одноразрядного двоичного сумматора данного десятичного разряда.

В соответствии с этим блок 8 логических элементов реализует следую- 15 щие логические функции:

3» — — pa» Vu»

"а Р А "Б» у - Pa»4 (P VP) м(Я, чР )

p$-Рад (%зрю)1 где P - перенос из предыдущего десятичного разряда;

P» P> — переносы из второго и третьего разрядов данной декады;

e»„6» - двоичные цифры разрядов данных декад слагаемых;

P - перенос в третий разряд дан,ной декады.

Одноразрядные сумматоры I 4 представляют обычные в классической двоичной арифметике сумматоры, KoToj:ые соответствуют разрядам с весом 1,2, 3,5 и соединены между собой цепями переносов на основании правил суммирования в разрядах декады, т.е.

Эб перенос Р» подается через элемент

И 7 на вход сумматора 2„ перенос В через элемент ИЛИ 6 на вход сумматора 3 и через элемент ИЛИ 5 - на вход

4в блока логических элементов, перенос

Р - на вход сумматора 4- и через элемент ИЛИ 5 - на вход блока логических элементов, перенос Рь - перенос в следующую декаду.

Элемент ИЛИ 5 введен для того, 4$ чтобы блок логических элементов имел четыре входа. Он не искажает результата суммирования, так как одновременно переносы Р и Рз возникнуть не могут из-за того, что на вход декады подаются коды в нормальной форме, т.е. наличие единиц во втором и третьем разрядах декады одновременно невозможно.

Элемент ИЛИ 6 введен для реализации сложения четырех единиц в млад шем разряде декады. Этот элемент не искажает результата суммирования, 282 б так как одновременно переносы Р и

Р (из блока логических элементов) возникнуть не могут по тем we причинам, что и в предыдущем случае.

Элемент И 7 введен для реализации сложения четырех единиц в млад" йем разряде декады. По входу он подсоединен к выходу Р блока логических элементов и в случае появления четырех единиц на входах блока логи" ческих элементов этот элемент блокирует распространение переноса Р-;.

Блок 8 логических элементов введен для реализации сложения в млад.шем разряде декады. Он состоит из логических элементов 9-21, соединенных в соответствии с формулами для реализуемых блоком логических функций 9»,,, Р . Блок логических элементов соединен на основании правил суммирования в разрядах декады с сумматорами 1 и 3, а также с элементом И 7, т.е. выходы 1»,,У подключены к первому, второму и третьему входам сумматора 1, перенос Р иерез элемент ИЛИ 6 подается на вход сумматора 3, а выход Р подключен к входу элемента И 7. Входы установки нуля не показаны.

Устройство работает следующим образом.

Одновременно на входы декады устройства поступают суммируемые десятичные цифры А и В в нормальной форме системы фибоначчи и перенос из младшей декады Р, формируются переносы и первая промежуточная цифра, затем осуществляется подсуммирование переносов и блокирование переноса из младшего разряда декады в случае четырех единиц на входе блока логических элеменfoB ° образование второй промежуточной цифры и новых переносов и так до тех пор, пока не прекратится образование переносов и на выходах сумматоров 1-4 не образуется код суммы. В дальнейшем этот код переписывается на нормализатор, где с помощью операции свертки происходит нормализация кода результата. а) А4,В 4, Р 1 1 2 3 5 10

4+4+1 9

1 0 1 0 А

900282

1 0 0 0

Первая промежуточная сумма

Возникшие перенос.ы

Блокируемый перенос как нет необходимости выполнять дополнительный такт сложения при наличии переноса в данную декаду иэ младшей.

Формула изобретения

1 0 0

1 Вторая про- М межу точная сумма и 15 пере нос

Код суммы 1 0 1 1

Здесь код суммы получился в нормам лизованной форме б) без блокированного переноса

А=4, В=6, Р=1, 4 + 6 + 1 = 11 1 2 3 5 10

1 0 1 0 А

1 0 0 1 В

Первая промежу- 1 0 1 1 точная сумма и перенос 1

Код суммы

Код суммы после нормализации

0 0 0 0 l-перенос в стар 4о шую де каду.

Таким образом, в отличие от известных ранее двоично-десятичных сумматоров в устройстве повышается быстродействие, так как при наличии переноса в данную декаду иэ младшей декады не нужно выполнять сложение кода суммы в данной декаде с этой единицей переноса.

5О

В устройстве упрощается схема суммирования десятичных чисел и исключается аппаратура для коррекции и управления ею, соответственно повышается надежность работы узла, кроме того, упрощается его кон|троль за

55 счет ошибкообнаруживающей способности Фибоначчиевой системы счисления и повышается быстродействие, так, 1. Устройство для сложения и-разрядных десятичных чисел, каждый i-й разряд. которого (1=.1,2,п) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого, второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к выходам суммы данного разряда устройства соответственно, первый и второй входы второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к входам первого и второго операндов данного разряда устройства соответственно, выходы переносов второго и третьего двоичных сумматоров данного разряда устройства подключены к первому и второму входам первого элемента ИЛИ данного разряда устройства соответственно, выход переноса третьего двоичного сумматора данного разряда устройства подключен к третьему входу четвертого двоичного сумматора данного разряда устройства, выход переноса которого подключен к выходу переноса иэ данного i-го разряда устройства в (i+1)-й разряд устройства, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в каждый

1-й разряд устройства введены элемент И, второй элемент ИЛИ и блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры, первый, второй, третий и четвертый входы которого подключены к входу переноса из (i 1)-го разряда устройства в данный i- разряд устройства, к первому и второму операндам i-ro разряда устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разряда устройства соответственно, а первый, второй, третий, четвертый и пятый выходы подключены к первому, второму, третьему входам nepaoro двоичного сумматора данного разряда устройства, к первому входу элемента И данного разряда устройства и к первому входу второго элемента ИЛИ дан9 90 ного разряда устройства соответственно, второй вход второго элемента

ИЛИ подключен к выходу переноса второго двоичного сумматора данного разряда устройства, второй вход элемента И подключен к выходу переноса первого двоичного сумматора данного разряда устройства.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, причем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента

И, выход первого элемента HE подключен ко второму входу второго элемента И, выход которого подключен ко второму входу первого элемента

ИЛИ, выход которого подключен к первому выходу блока, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам тре0282

10 тьего и четвертого элементов И, третий вход блока подключен ко второму входу третьего элемента И, к первому входу второго элемента ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего

1о элемента И подключен к первым входам пятого и шестого элементов И, четвертый вход блока подключен ко второму входу пятого элемента И, к первому входу третьего элемента ИЛИ и

2S Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР и 488206, кл. С 06 F 7/385, 1975.

2. Авторское свидетельство СССР зю по заявке и 2807633/ 18-24, кл. G 06 F 7/385, 1979 (прототип).

900282

Составитель B. Кайданов

Редактор Л. филиппова Техред И,Гайду Корректор Г. Решетник

Заказ 12183/66 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/g

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4